半導体装置

発明者：
出願人/特許権者：
代理人 (1件)：稲垣清
公報種別：公開公報
出願番号（国際出願番号）：特願平10-203431
公開番号（公開出願番号）：特開2000-036576
出願日： 1998年07月17日
公開日（公表日）： 2000年02月02日
要約：

【要約】【課題】層間絶縁膜を貫通するコンタクトホールのアスペクト比を小さくできる構造の半導体装置を提供する。【解決手段】本半導体装置10は、MOSFETと、容量素子とを備えたDRAMメモリセルを有する半導体装置である。MOSFETは、基板上11に形成されたゲート電極12と、ゲート電極を覆うように成膜された第1の層間絶縁膜14と、第1の層間絶縁膜上に形成されてビッド線16と、ビッド線上及び第1の層間絶縁膜上に成膜された第2の層間絶縁膜18と、第2の層間絶縁膜上に形成された容量素子20とを備えている。ゲート電極は、ポリシリコン層24とポリシリコン層24上に積層されたWSi層26の積層構造として形成され、側面にSiN等の絶縁膜からなるサイドウォール28を備えている。ビッド線は、ポリシリコン層32とポリシリコン層32上に積層されたCoSi層34の積層構造として形成され、側面にSiN等の絶縁膜からなるサイドウォール36を備えている。

請求項（抜粋）：

ビット線とノードとの間に接続され、ゲート電極がワード線に接続されたトランジスタと、前記ノードと基準電源線との間に接続された容量素子とを備えたDRAMメモリを有する半導体装置において、前記ビット線が、コバルトシリサイド層を含む積層構造として形成されていることを特徴とする半導体装置。

IPC (7件)：

H01L 27/108 , H01L 21/8242 , H01L 21/316 , H01L 21/3205 , H01L 23/522 , H01L 27/04 , H01L 21/822

FI (5件)：

H01L 27/10 621 B , H01L 21/316 S , H01L 21/88 Q , H01L 23/52 B , H01L 27/04 U

Fターム (29件)：

5F033AA04 , 5F033BA24 , 5F033BA37 , 5F033CA04 , 5F033EA02 , 5F033EA23 , 5F033EA27 , 5F038AC11 , 5F038AC14 , 5F038AR08 , 5F038AV06 , 5F038DF05 , 5F058BD03 , 5F058BD15 , 5F058BF03 , 5F058BJ10 , 5F083AD42 , 5F083AD56 , 5F083JA05 , 5F083JA35 , 5F083KA05 , 5F083MA06 , 5F083MA17 , 5F083MA19 , 5F083NA01 , 5F083PR21 , 5F083PR38 , 5F083PR40 , 5F083ZA12

引用特許：

審査官引用 (7件)

スタックセルメモリデバイスおよびそれを形成するための方法
公報種別：公開公報出願番号：特願平9-225389 出願人：テキサスインスツルメンツインコーポレイテツド
半導体素子の製造方法
公報種別：公開公報出願番号：特願平7-351948 出願人：ヒヨンデエレクトロニクスインダストリーズカンパニーリミテッド
半導体メモリ装置及びその製造方法
公報種別：公開公報出願番号：特願平9-192653 出願人：三星電子株式会社

全件表示

前のページに戻る