特許
J-GLOBAL ID：200903098905784124

半導体装置

発明者：
渡邉 健一

渡邉 健一 について


出願人/特許権者：
富士通株式会社

富士通株式会社 について


代理人 (1件)： 横山 淳一
公報種別：公開公報
出願番号（国際出願番号）：特願2004-096975
公開番号（公開出願番号）：特開2005-286058
出願日： 2004年03月29日
公開日（公表日）： 2005年10月13日
要約：
【課題】ダマシン配線又はデュアルダマシン配線の接続部において、接続不良の発生を防止する多層配線、及び、該多層配線を利用した半導体装置を提供する。【解決手段】第1の絶縁層40と、下層配線37と、前記下層配線上の拡散防止膜39と、前記拡散防止膜上の第2の絶縁層44bと、上層配線41とを備え、前記下層配線は前記第1の絶縁層中の溝に埋め込まれた導体から構成されており、前記下層配線は前記拡散防止膜の形成に起因して形成される突起42を有し、前記下層配線と前記上層配線は前記突起より大きい接続部により接続される。【選択図】図9
請求項（抜粋）：
第1の絶縁層と、 下層配線と、 前記下層配線上の拡散防止膜と、 前記拡散防止膜上の第2の絶縁層と、 上層配線とを備え、 前記下層配線は前記第1の絶縁層中の溝に埋め込まれた導体から構成されており、 前記下層配線は前記拡散防止膜の形成に起因して形成される突起を有し、 前記下層配線と前記上層配線は前記突起より大きい接続部により接続されることを特徴とする半導体装置。
IPC (1件)：
H01L21/768
FI (1件)：
H01L21/90 B
Fターム (40件)：
5F033HH11 ,  5F033HH21 ,  5F033JJ01 ,  5F033JJ11 ,  5F033JJ21 ,  5F033KK11 ,  5F033KK17 ,  5F033KK21 ,  5F033KK32 ,  5F033MM01 ,  5F033MM02 ,  5F033MM12 ,  5F033MM13 ,  5F033NN06 ,  5F033NN07 ,  5F033NN29 ,  5F033NN34 ,  5F033PP15 ,  5F033PP27 ,  5F033QQ09 ,  5F033QQ10 ,  5F033QQ13 ,  5F033QQ25 ,  5F033QQ27 ,  5F033QQ28 ,  5F033QQ37 ,  5F033QQ48 ,  5F033RR01 ,  5F033RR04 ,  5F033RR06 ,  5F033RR09 ,  5F033RR11 ,  5F033RR21 ,  5F033RR25 ,  5F033SS13 ,  5F033SS15 ,  5F033SS22 ,  5F033VV04 ,  5F033VV12 ,  5F033XX09
引用特許：
出願人引用 (7件)
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審査官引用 (4件)
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