不揮発性半導体記憶装置及びその製造方法、半導体集積回路及び不揮発性半導体記憶装置システム

発明者： , , , , , ,
出願人/特許権者：
代理人 (8件)：三好秀和 , 三好保男 , 岩▲崎▼ 幸邦 , 川又澄雄 , 中村友之 , 伊藤正和 , 高橋俊一 , 高松俊雄
公報種別：公開公報
出願番号（国際出願番号）：特願2003-028413
公開番号（公開出願番号）：特開2004-241558
出願日： 2003年02月05日
公開日（公表日）： 2004年08月26日
要約：

【課題】選択ゲートトランジスタのカットオフ特性を向上させた微細な不揮発性半導体記憶装置及びその製造方法及びシステムを提供する。【解決手段】NAND型フラッシュメモリセルユニットのビットラインDQに対してワードラインWL1,WL2,・・・,WL32が直交して配置され、ソース線CSは電気的に共通に接続されている。ビット線側選択トランジスタの2本の選択ゲート線SGD1、SGD2、ソース線側選択トランジスタの2本の選択ゲート線SGS1、SGS2は、それぞれビット線64本おきに短絡され、ビット線側選択ゲート線SGD、ソース線側選択ゲート線SGSとなっている。メモリセルユニットは、AND型或いは分割ビットラインNOR型にも適用でき、また選択ゲート線は複数本であってもよい。又複数本の選択ゲート線には異なる電位が与えられていてもよい。【選択図】図1

請求項（抜粋）：

行方向に配列される複数のワード線と、該ワード線と直交する列方向に配列されるビット線と、前記列方向に配列され、かつ前記複数のワード線のいずれかにより、それぞれ電荷蓄積状態を制御される電荷蓄積層を有するメモリセルトランジスタと、該メモリセルトランジスタの配列の一端側に、前記列方向に隣接して配置され、前記配列されたメモリセルトランジスタを選択する、複数の第1の選択トランジスタと、該第1の選択トランジスタのそれぞれのゲートに接続された第1の選択ゲート配線とを備えることを特徴とする不揮発性半導体記憶装置。

IPC (10件)：

H01L21/8247 , G06K17/00 , G06K19/077 , G11C16/02 , G11C16/04 , G11C16/06 , H01L27/10 , H01L27/115 , H01L29/788 , H01L29/792

FI (10件)：

H01L27/10 434 , G06K17/00 C , H01L27/10 481 , H01L29/78 371 , G11C17/00 622A , G11C17/00 634A , G11C17/00 622E , G11C17/00 611G , G11C17/00 613 , G06K19/00 K

Fターム (56件)：

5B025AD04 , 5B025AD05 , 5B025AE08 , 5B025AF04 , 5B035BA03 , 5B035BA09 , 5B035BB09 , 5B035CA01 , 5B035CA08 , 5B035CA29 , 5B058CA02 , 5B058CA23 , 5B058KA40 , 5F083EP02 , 5F083EP23 , 5F083EP32 , 5F083EP33 , 5F083EP34 , 5F083EP42 , 5F083EP55 , 5F083EP76 , 5F083EP77 , 5F083EP78 , 5F083EP79 , 5F083ER03 , 5F083ER05 , 5F083ER14 , 5F083ER19 , 5F083ER22 , 5F083ER29 , 5F083GA24 , 5F083JA04 , 5F083JA35 , 5F083JA39 , 5F083JA53 , 5F083KA06 , 5F083KA08 , 5F083LA04 , 5F083LA05 , 5F083LA10 , 5F083MA06 , 5F083MA19 , 5F083PR29 , 5F083ZA13 , 5F083ZA14 , 5F101BA01 , 5F101BA29 , 5F101BA36 , 5F101BB05 , 5F101BC02 , 5F101BD14 , 5F101BD22 , 5F101BD34 , 5F101BE02 , 5F101BE05 , 5F101BE07

引用特許：

審査官引用 (10件)

不揮発性半導体記憶装置
公報種別：公開公報出願番号：特願平6-195767 出願人：株式会社東芝
不揮発性半導体記憶装置
公報種別：公開公報出願番号：特願平7-294057 出願人：株式会社東芝
特開平4-163797

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