特許
J-GLOBAL ID：200903099305087841

半導体装置およびその製造方法

発明者：
井田 次郎

井田 次郎 について

, 
竹田 真

竹田 真 について


出願人/特許権者：
沖電気工業株式会社

沖電気工業株式会社 について


代理人 (1件)： 亀谷 美明 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-068629
公開番号（公開出願番号）：特開2001-257357
出願日： 2000年03月08日
公開日（公表日）： 2001年09月21日
要約：
【要約】【課題】 短チャネル効果および寄生抵抗を抑制可能なSOI構造を有する半導体装置およびその製造方法を提供する。【解決手段】 半導体装置100のSOIウェハ102を構成する半導体層108上に第1および第2絶縁膜110,112を形成する。第1および第2絶縁膜110,112に,チャネル部117を形成する半導体層108の厚みがソースおよびドレイン部122,124を形成する半導体層108の厚みよりも薄くなるように開孔部114を形成する。半導体層108にゲート絶縁膜116を形成後,ゲート絶縁膜116下方の半導体層108にチャネル部117を形成する。開孔部114内にゲート電極118を形成後,第1および第2絶縁膜110,112を除去し,サイドウォール120を形成する。チャネル部117を挟んで半導体層108にソースおよびドレイン部122,124を形成し,表面をシリサイド化する。
請求項（抜粋）：
半導体基板上に埋め込み絶縁層と半導体層とが積層されたSOI基板に形成された半導体素子を備える半導体装置において:前記半導体層上にゲート絶縁膜を介して形成されるゲート電極と;前記ゲート酸化膜下方の前記半導体層に形成されるチャネル領域と;前記チャネル領域を挟んで前記半導体層に形成されるソース領域およびドレイン領域と;前記ソース領域と前記ドレイン領域に形成されるシリサイド領域と;を備え,前記チャネル領域が形成される前記半導体層の厚みは,前記ソース領域および前記ドレイン領域が形成される前記半導体層の厚みよりも薄いこと;を特徴とする,半導体装置。
FI (2件)：
H01L 29/78 618 D ,  H01L 29/78 617 T
Fターム (34件)：
5F110AA03 ,  5F110AA06 ,  5F110CC02 ,  5F110DD05 ,  5F110DD13 ,  5F110EE01 ,  5F110EE05 ,  5F110EE09 ,  5F110EE14 ,  5F110EE32 ,  5F110EE44 ,  5F110EE45 ,  5F110FF01 ,  5F110FF02 ,  5F110FF03 ,  5F110FF23 ,  5F110FF28 ,  5F110GG02 ,  5F110GG12 ,  5F110GG22 ,  5F110GG25 ,  5F110GG28 ,  5F110GG29 ,  5F110GG32 ,  5F110GG52 ,  5F110HJ01 ,  5F110HJ13 ,  5F110HJ23 ,  5F110HK05 ,  5F110HK17 ,  5F110HK40 ,  5F110QQ11 ,  5F110QQ17 ,  5F110QQ19
引用特許：
審査官引用 (7件)
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