特許
J-GLOBAL ID：200903099374638078
仮想計算機システム及びその制御方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
ポレール特許業務法人
公報種別：公開公報
出願番号（国際出願番号）：特願2008-061401
公開番号（公開出願番号）：特開2009-217608
出願日： 2008年03月11日
公開日（公表日）： 2009年09月24日
要約：
【課題】LPARの停止時間を短くする。【解決手段】ハイパバイザの動作とハイパバイザに制御されていないI/Oデバイスによる処理動作を並行させ、並行動作したI/Oデバイスによる処理結果をハイパバイザの動作に反映できるように記録しておく。そのために、CPUと主記憶装置とI/Oデバイスを制御するI/O制御装置とを資源として含む計算機を一つ以上の論理区画(LPAR)の各々に割り当て、制御するハイパバイザ、及びハイパバイザの制御の外にある、I/Oデバイスから主記憶装置へのデータ転送を、ハイパバイザからの指示に応答して、記録するロギング回路を設ける。【選択図】図1
請求項（抜粋）：
論理区画、CPUと主記憶装置とI/Oデバイスを制御するI/O制御装置とを資源として含む計算機を前記論理区画に割り当て、制御するハイパバイザ、及び前記ハイパバイザの制御の外にある、前記I/Oデバイスから前記主記憶装置へのデータ転送を、前記ハイパバイザからの指示に応答して、記録するロギング回路を有することを特徴とする仮想計算機システム。
IPC (3件)：
G06F 9/46
, G06F 13/10
, G06F 13/14
G06F9/46 350
, G06F13/10 330C
, G06F13/10 340A
, G06F13/14 310A
出願人引用 (2件)
審査官引用 (6件)
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