特許
J-GLOBAL ID：200903099537286760

半導体装置およびその製造方法

発明者：
根本 道生

根本 道生 について


出願人/特許権者：
富士電機デバイステクノロジー株式会社

富士電機デバイステクノロジー株式会社 について


代理人 (1件)： 酒井 昭徳
公報種別：公開公報
出願番号（国際出願番号）：特願2006-305303
公開番号（公開出願番号）：特開2007-158320
出願日： 2006年11月10日
公開日（公表日）： 2007年06月21日
要約：
【課題】半導体基板を研削して薄くし、その研削面にイオン注入を行うことにより作製される半導体装置の逆漏れ電流を少なくすること。【解決手段】N-ドリフト層1のおもて面側にPアノード層2およびアノード電極5が形成され、N-ドリフト層1の裏面側にN+カソード層3およびカソード電極6が形成されたダイオード100において、N-ドリフト層1とN+カソード層3の間に、N-ドリフト層1よりも高濃度で、かつN+カソード層3よりも低濃度のNカソードバッファ層4を、N+カソード層3よりも厚く形成する。それによって、逆バイアス電圧として耐圧が印加されたときに、空乏層をNカソードバッファ層4の途中で止め、空乏層がN+カソード層3に到達するのを防ぎ、漏れ電流を抑制する。【選択図】図3
請求項（抜粋）：
第1導電型の第1半導体層と、 前記第1半導体層よりも高濃度で、かつ前記第1半導体層の一方の主面側で当該第1半導体層に接して設けられた第2導電型の第2半導体層と、 前記第1半導体層よりも高濃度で、かつ前記第1半導体層の他方の主面側に設けられた第1導電型の第3半導体層と、 前記第1半導体層よりも高濃度で、前記第3半導体層よりも低濃度であり、かつ前記第1半導体層と前記第3半導体層との間で同第1半導体層と同第3半導体層の両方に接して設けられた第1導電型の第4半導体層と、 前記第2半導体層に電気的に接続する第1電極と、 前記第3半導体層に電気的に接続する第2電極と、 を備え、 前記第4半導体層の、前記第1半導体層の一方の主面から他方の主面に向かう方向における厚さが、前記第3半導体層の同方向における厚さよりも厚いことを特徴とする半導体装置。
IPC (2件)：
H01L 29/861 ,  H01L 21/329
FI (2件)：
H01L29/91 C ,  H01L29/91 A
引用特許：
出願人引用 (6件)
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審査官引用 (8件)
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