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J-GLOBAL ID：201002258632441517   整理番号：10A0271357

冗長性とディジタルエラー訂正をもつSAR ADCアルゴリズム

SAR ADC Algorithm with Redundancy and Digital Error Correction

著者 (10件)： OGAWA Tomohiko (Gunma Univ., Kiryu-shi, JPN) ,  KOBAYASHI Haruo (Gunma Univ., Kiryu-shi, JPN) ,  TAKAHASHI Yosuke (Gunma Univ., Kiryu-shi, JPN) ,  TAKAI Nobukazu (Gunma Univ., Kiryu-shi, JPN) ,  HOTTA Masao (Tokyo City Univ., Tokyo, JPN) ,  SAN Hao (Tokyo City Univ., Tokyo, JPN) ,  MATSUURA Tatsuji (Semiconductor Technol. Academic Res. Center (STARC), Yokohama-shi, JPN) ,  ABE Akira (Semiconductor Technol. Academic Res. Center (STARC), Yokohama-shi, JPN) ,  YAGI Katsuyoshi (Semiconductor Technol. Academic Res. Center (STARC), Yokohama-shi, JPN) ,  MORI Toshihiko (Semiconductor Technol. Academic Res. Center (STARC), Yokohama-shi, JPN)
資料名： IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences (Institute of Electronics, Information and Communication Engineers)  (IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences (Institute of Electronics, Information and Communication Engineers))
巻： E93-A  号： 2  ページ： 415-423  発行年： 2010年02月01日 
JST資料番号： F0699C  ISSN： 0916-8508  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： 本稿では,ディジタル的に訂正されるべき(DAC不完全修正などが原因の)比較判定エラーを許す,オーバラップステップをもつ逐次近似レジスタ(SAR)ADCに関するアルゴリズムを説明した。非バイナリーサーチアルゴリズムを一般化し,どの判定エラーをディジタル的に訂正できるかを明確にした。このアルゴリズムは,バイナリーサーチアルゴリズムよりも,さらに多くのSAR ADC変換ステップを必要とした。しかし,このアルゴリズムを用いたSAR ADCのサンプリング速度は,従来のバイナリーサーチSAR ADCに比べて高速化できることを示した。なぜならば,後者は,SAR ADC内部のDACの修正時間のために待たなければならないからである。(翻訳著者抄録)

シソーラス用語： *冗長性 ,  *誤り訂正 ,  *AD変換器 ,  二分探索 ,  速度 ,  逐次近似 ,  レジスタ
準シソーラス用語： ADC【変換器】 ,  *エラー訂正 ,  サンプリング速度 ,  バイナリーサーチ

分類 (1件)： AD・DA変換回路  (NC05080M)

引用文献 (13件)：

• ISSCC Short Course. Automotive Technology and Circuits. 2005
• HESENER, M. A 14b 40 MS/s redundant SAR ADC with 480 MHz clock in 0.13μm CMOS. Tech. Digest of ISSCC, Feb. 2007. 2007
• KUTTNER, F. A 1.2V 10b 20MS/S non-binary successive approximation ADC in 0.13μm CMOS. Tech. Digest of ISSCC, Feb. 2002. 2002
• HOTTA, M. SAR ADC architecture with digital error correction. IEEJ Int. Analog VLSI Workshop, Hangzhou, China, Nov. 2006. 2006
• SHIMOKURA, S. Conversion rate improvement of SAR ADC with digital error correction. IEEJ Int. Analog VLSI Workshop, Limerick, Ireland, Nov. 2007. 2007

タイトルに関連する用語 (6件)： 冗長性 ,  ディジタル ,  エラー訂正 ,  SAR ,  ADC ,  アルゴリズム