特許
J-GLOBAL ID：201003071394845702

半導体装置

発明者：
杉 祥夫

杉 祥夫 について


出願人/特許権者：
富士電機システムズ株式会社

富士電機システムズ株式会社 について


代理人 (1件)： 酒井 昭徳
公報種別：公開公報
出願番号（国際出願番号）：特願2008-217024
公開番号（公開出願番号）：特開2010-056154
出願日： 2008年08月26日
公開日（公表日）： 2010年03月11日
要約：
【課題】製造工程および製造コストの増大を抑え、高耐圧および低損失な、並列pn構造の半導体基板を用いた半導体装置を提供すること。【解決手段】n型ドリフト領域2とp型仕切領域3とを交互に配置した並列pn層を有する半導体装置において、非活性領域を、チャージアンバランスな第2の非活性領域17aと、チャージバランスが取れている第1の非活性領域17bに分ける。そして、第2の非活性領域17aにおいて、n型ドリフト領域2の幅よりもp型仕切領域3の幅を広くして、n型ドリフト領域2の総不純物濃度に対してp型仕切領域3の総不純物濃度を高くする。これにより、非活性領域17における半導体基板の耐圧が向上するため、活性領域18における半導体基板の耐圧よりも、非活性領域17における半導体基板の耐圧が高くなり、半導体基板の全体の耐圧が向上する。【選択図】図1
請求項（抜粋）：
高不純物濃度の半導体基板と、前記半導体基板の表面に設けられた、第1導電型半導体領域と第2導電型半導体領域とを交互に配置した並列pn層と、前記第2導電型半導体領域の表面層に設けられた第2導電型のベース領域と、前記ベース領域の表面層に設けられた第1導電型のソース領域と、前記並列pn層の表面にゲート絶縁膜を介して設けられたゲート電極と、前記ソース領域および前記ベース領域に電気的に接続し、かつ、前記ゲート電極と離れて設けられたソース電極と、を備え、かつ前記並列pn層が、オン状態のときに電流が流れる活性領域、および前記活性領域の周囲の非活性領域の両方に配置された半導体装置において、 前記並列pn層は、前記半導体基板の第1主面において、前記第1導電型半導体領域と前記第2導電型半導体領域とがストライプ形状となるように形成され、 前記非活性領域には、第1の非活性領域と第2の非活性領域とが存在し、 前記活性領域の少なくとも一部を、前記第2の非活性領域で囲み、 前記第1の非活性領域では、前記第1導電型半導体領域の総不純物量と前記第2導電型半導体領域の総不純物量がほぼ等しく、 前記第2の非活性領域では、前記並列pn層の少なくとも一部で、前記第2導電型半導体領域の幅が、前記活性領域との境界から離れるに従い徐々に広くなり、前記第1導電型半導体領域の総不純物量よりも前記第2導電型半導体領域の総不純物量の方が多いことを特徴とする半導体装置。
IPC (2件)：
H01L 29/78 ,  H01L 29/06
FI (2件)：
H01L29/78 652H ,  H01L29/78 652P
引用特許：
出願人引用 (9件)
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審査官引用 (3件)

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