特許
J-GLOBAL ID：201103006110443872

半導体記憶装置

発明者：
田代 晋也

田代 晋也 について


出願人/特許権者：
NECエレクトロニクス株式会社

NECエレクトロニクス株式会社 について


代理人 (1件)： 宮越 典明
公報種別：特許公報
出願番号（国際出願番号）：特願平11-365986
公開番号（公開出願番号）：特開2001-184860
特許番号：特許第3949331号
出願日： 1999年12月24日
公開日（公表日）： 2001年07月06日
請求項（抜粋）：
【請求項1】電流能力調整回路を含む発振回路を有し、セルフリフレッシュを行う半導体記憶装置であって、 テストモード時に、所定の外部アドレス信号を基にn個(nは2以上の整数)の発振周期制御信号を生成し、該n個の発振周期制御信号を前記電流能力調整回路に与えて、前記発振回路の発振周期を可変するリフレッシュ期間可変手段を備え、 前記電流能力調整回路は、 それぞれにPチャンネルトランジスタが並列接続された抵抗値の異なるn個の抵抗よりなる直列回路と、 電源端子と接地端子間に、抵抗成分を有する第1のフューズ、第2のフューズ及びNチャンネルトランジスタが直列接続されたn個のフューズ回路を備え、 前記n個のフューズ回路内のNチャンネルトランジスタの各ゲートには、それぞれ、前記n個の発振周期制御信号のうちの1つを印加し、 前記n個のPチャンネルトランジスタの各ゲートには、それぞれ、前記n個のフューズ回路内の第1のフューズと第2のフューズとの各接続点を接続することにより、 テストモード時に、前記n個の発振周期制御信号の信号の組み合わせによって、抵抗値を変えることにより発振回路に供給する電流能力を調整して規格値を満たす発振回路の発振周期を求め、 その後、前記第1のフューズ又は第2のフューズを溶断することにより、前記発振回路に供給する電流能力を固定して、前記発振回路の発振周期を決定することを特徴とする半導体記憶装置。
IPC (4件)：
G11C 11/403 ( 200 6.01) ,  G11C 11/406 ( 200 6.01) ,  G11C 11/401 ( 200 6.01) ,  G11C 29/08 ( 200 6.01)
FI (5件)：
G11C 11/34 363 M ,  G11C 11/34 363 L ,  G11C 11/34 363 Z ,  G11C 11/34 371 A ,  G11C 29/00 671 S
引用特許：
出願人引用 (7件)
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審査官引用 (4件)
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