特許
J-GLOBAL ID:201103006130501160

半導体装置およびその製造方法

発明者:
出願人/特許権者:
代理人 (7件): 深見 久郎 ,  森田 俊雄 ,  仲村 義平 ,  堀井 豊 ,  酒井 將行 ,  荒川 伸夫 ,  佐々木 眞人
公報種別:公開公報
出願番号(国際出願番号):特願2010-010085
公開番号(公開出願番号):特開2011-151121
出願日: 2010年01月20日
公開日(公表日): 2011年08月04日
要約:
【課題】簡易なプロセスで、高い埋め込み性を確保する必要のない半導体装置およびその製造方法を提供する。【解決手段】本発明の半導体装置の製造方法では、まず支持基板SSと、埋め込み絶縁膜BOXと半導体層SLとがこの順で積層された構成を有する半導体基板SUBが準備される。半導体層SLの主表面に、導電部分を有する素子が完成される。上記素子を平面視において取り囲む溝DTRが、半導体層SLの主表面から埋め込み絶縁膜BOXに達するように形成される。上記素子上を覆うように、かつ溝DTR内に中空を形成するように素子上および溝DTR内に第1の絶縁膜(層間絶縁膜II)が形成される。上記第1の絶縁膜に素子の導電部分に達する孔であるコンタクトホールCHが形成される。【選択図】図3
請求項(抜粋):
支持基板と、埋め込み絶縁膜と、半導体層とがこの順で積層された構成を有する半導体基板を準備する工程と、 前記半導体層の主表面に、導電部分を有する素子を完成する工程と、 前記素子を平面視において取り囲む溝を前記半導体層の前記主表面から前記埋め込み絶縁膜に達するように形成する工程と、 前記素子上を覆うように、かつ前記溝内に中空を形成するように前記素子上および前記溝内に第1の絶縁膜を形成する工程と、 前記第1の絶縁膜に前記素子の前記導電部分に達する孔を形成する工程とを備えた、半導体装置の製造方法。
IPC (5件):
H01L 21/764 ,  H01L 21/76 ,  H01L 29/786 ,  H01L 21/762 ,  H01L 27/08
FI (7件):
H01L21/76 A ,  H01L21/76 L ,  H01L29/78 619A ,  H01L29/78 621 ,  H01L21/76 D ,  H01L27/08 331A ,  H01L27/08 331E
Fターム (75件):
5F032AA13 ,  5F032AA35 ,  5F032AA36 ,  5F032AA39 ,  5F032AA45 ,  5F032AA46 ,  5F032AA49 ,  5F032AA67 ,  5F032AA70 ,  5F032AC02 ,  5F032CA17 ,  5F032CA20 ,  5F032CA24 ,  5F032DA04 ,  5F032DA23 ,  5F032DA24 ,  5F032DA25 ,  5F032DA30 ,  5F032DA33 ,  5F032DA47 ,  5F032DA53 ,  5F032DA57 ,  5F032DA78 ,  5F048AA04 ,  5F048AA05 ,  5F048AA07 ,  5F048AA09 ,  5F048AB01 ,  5F048AC03 ,  5F048BA16 ,  5F048BB16 ,  5F048BB20 ,  5F048BC03 ,  5F048BC05 ,  5F048BE03 ,  5F048BE04 ,  5F048BE05 ,  5F048BE09 ,  5F048BF06 ,  5F048BF16 ,  5F048BF18 ,  5F048BG02 ,  5F048BG06 ,  5F048BG12 ,  5F048BG13 ,  5F048BG14 ,  5F048DA25 ,  5F110AA04 ,  5F110AA16 ,  5F110BB04 ,  5F110BB12 ,  5F110CC02 ,  5F110DD05 ,  5F110DD13 ,  5F110GG02 ,  5F110HK05 ,  5F110HK40 ,  5F110HL01 ,  5F110HL03 ,  5F110HL04 ,  5F110HL11 ,  5F110HM02 ,  5F110HM12 ,  5F110NN03 ,  5F110NN04 ,  5F110NN22 ,  5F110NN23 ,  5F110NN35 ,  5F110NN40 ,  5F110NN65 ,  5F110NN66 ,  5F110QQ08 ,  5F110QQ10 ,  5F110QQ19 ,  5F110QQ28
引用特許:
審査官引用 (7件)
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