特許
J-GLOBAL ID：201103053313124363

電界効果トランジスタ

発明者：
中澤 敏志

中澤 敏志 について

, 
上田 哲三

上田 哲三 について

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按田 義治

按田 義治 について

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鶴見 直大

鶴見 直大 について

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梶谷 亮

梶谷 亮 について


出願人/特許権者：
パナソニック株式会社

パナソニック株式会社 について


代理人 (19件)： 前田 弘 ,  竹内 宏 ,  嶋田 高久 ,  竹内 祐二 ,  今江 克実 ,  二宮 克也 ,  原田 智雄 ,  井関 勝守 ,  関 啓 ,  杉浦 靖也 ,  河部 大輔 ,  長谷川 雅典 ,  岩下 嗣也 ,  福本 康二 ,  前田 亮 ,  間脇 八蔵 ,  松永 裕吉 ,  川北 憲司 ,  岡澤 祥平
公報種別：公開公報
出願番号（国際出願番号）：特願2010-119027
公開番号（公開出願番号）：特開2011-249439
出願日： 2010年05月25日
公開日（公表日）： 2011年12月08日
要約：
【課題】電流コラプスが小さく且つ良好な高周波特性を有する電界効果トランジスタを実現できるようにする。【解決手段】電界効果トランジスタは、基板101の上に形成された窒化物半導体積層体102と、ソース電極105、ドレイン電極106及びゲート電極107と、窒化物半導体積層体102の上に形成された絶縁膜110と、絶縁膜110の上に接して形成され、端部がゲート電極107とドレイン電極106との間に位置するフィールドプレート115とを備えている。絶縁膜110は、第1の膜111と、第1の膜111よりも絶縁耐圧が低い第2の膜112とを含み、ゲート電極117とドレイン電極116との間に形成された薄膜部110aを有している。フィールドプレート115は、薄膜部110aを覆い且つ開口部においてソース電極と接続されている。【選択図】図1
請求項（抜粋）：
基板の上に形成されたヘテロ接合を含む窒化物半導体積層体と、 前記窒化物半導体積層体の上に形成されたソース電極及びドレイン電極と、 前記ソース電極と前記ドレイン電極との間に形成されたゲート電極と、 前記窒化物半導体積層体の上に、前記ゲート電極を覆うように形成された絶縁膜と、 前記絶縁膜の上に接して形成され、端部が前記ゲート電極と前記ドレイン電極との間に位置するフィールドプレートとを備え、 前記絶縁膜は、第1の膜と、該第1の膜の上に形成され前記第1の膜よりも絶縁耐圧が低い第2の膜とを含み、前記ゲート電極と前記ドレイン電極との間に形成され且つ前記第2の膜の少なくとも一部が除去された薄膜部及び前記ソース電極を露出する開口部を有し、 前記フィールドプレートは、前記薄膜部を覆い且つ前記開口部において前記ソース電極と接続されていることを特徴とする電界効果トランジスタ。
IPC (6件)：
H01L 21/338 ,  H01L 29/778 ,  H01L 29/812 ,  H01L 29/417 ,  H01L 29/41 ,  H01L 21/28
FI (5件)：
H01L29/80 H ,  H01L29/50 J ,  H01L29/44 Y ,  H01L21/28 301B ,  H01L21/28 301R
Fターム (41件)：
4M104AA04 ,  4M104BB02 ,  4M104BB05 ,  4M104BB09 ,  4M104CC01 ,  4M104CC03 ,  4M104DD35 ,  4M104DD68 ,  4M104DD78 ,  4M104EE05 ,  4M104EE14 ,  4M104EE16 ,  4M104EE17 ,  4M104FF03 ,  4M104FF09 ,  4M104FF10 ,  4M104FF17 ,  4M104GG12 ,  5F102FA01 ,  5F102GB01 ,  5F102GC01 ,  5F102GD01 ,  5F102GJ02 ,  5F102GJ03 ,  5F102GJ10 ,  5F102GK04 ,  5F102GL04 ,  5F102GM04 ,  5F102GN04 ,  5F102GQ01 ,  5F102GR04 ,  5F102GR06 ,  5F102GR11 ,  5F102GS01 ,  5F102GS03 ,  5F102GT03 ,  5F102GV06 ,  5F102GV08 ,  5F102GV09 ,  5F102HC01 ,  5F102HC15
引用特許：
出願人引用 (6件)
全件表示
審査官引用 (3件)

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