特許
J-GLOBAL ID:201103070957372980

半導体素子用エピタキシャル基板の製造方法、半導体素子用エピタキシャル基板、および半導体素子

発明者:
出願人/特許権者:
代理人 (2件): 吉竹 英俊 ,  有田 貴弘
公報種別:公開公報
出願番号(国際出願番号):特願2011-039901
公開番号(公開出願番号):特開2011-222969
出願日: 2011年02月25日
公開日(公表日): 2011年11月04日
要約:
【課題】簡便な手法によってエピタキシャル基板の障壁層表面の平坦性を向上させ、ショットキーコンタクト特性の優れたエピタキシャル基板を実現する方法を提供する。【解決手段】半導体素子用のエピタキシャル基板を製造する方法が、下地基板の上に、少なくともGaを含む、Inx1Aly1Gaz1N(x1+y1+z1=1)なる組成の第1のIII族窒化物からなるチャネル層をエピタキシャル形成するチャネル層形成工程と、チャネル層の上に、少なくともInとAlを含む、Inx2Aly2Gaz2N(x2+y2+z2=1)なる組成の第2のIII族窒化物からなる障壁層をエピタキシャル形成する障壁層形成工程と、障壁層形成工程における加熱温度よりも100°C以上250°C以下高い加熱温度で障壁層が形成された下地基板を加熱することにより、障壁層の表面平坦性を向上させる平坦化処理工程と、を備える。【選択図】図1
請求項(抜粋):
半導体素子用のエピタキシャル基板を製造する方法であって、 下地基板の上に、少なくともGaを含む、Inx1Aly1Gaz1N(x1+y1+z1=1)なる組成の第1のIII族窒化物からなるチャネル層をエピタキシャル形成するチャネル層形成工程と、 前記チャネル層の上に、少なくともInとAlを含む、Inx2Aly2Gaz2N(x2+y2+z2=1)なる組成の第2のIII族窒化物からなる障壁層をエピタキシャル形成する障壁層形成工程と、 前記障壁層形成工程における加熱温度よりも100°C以上250°C以下高い加熱温度で前記障壁層が形成された前記下地基板を加熱することにより、前記障壁層の表面平坦性を向上させる平坦化処理工程と、 を備えることを特徴とする半導体素子用エピタキシャル基板の製造方法。
IPC (7件):
H01L 21/20 ,  H01L 21/338 ,  H01L 29/778 ,  H01L 29/812 ,  H01L 21/28 ,  H01L 29/417 ,  H01L 21/205
FI (5件):
H01L21/20 ,  H01L29/80 H ,  H01L21/28 A ,  H01L29/50 J ,  H01L21/205
Fターム (58件):
4M104AA04 ,  4M104AA07 ,  4M104BB05 ,  4M104BB06 ,  4M104BB07 ,  4M104BB14 ,  4M104CC01 ,  4M104CC03 ,  4M104DD22 ,  4M104DD78 ,  4M104GG03 ,  4M104GG12 ,  4M104HH08 ,  4M104HH12 ,  5F045AA04 ,  5F045AB14 ,  5F045AB17 ,  5F045AB18 ,  5F045AC08 ,  5F045AC12 ,  5F045AC15 ,  5F045AD14 ,  5F045AD15 ,  5F045AE23 ,  5F045AE25 ,  5F045AF09 ,  5F045CA07 ,  5F045DA53 ,  5F045DA67 ,  5F045EB15 ,  5F045HA16 ,  5F102GB01 ,  5F102GC01 ,  5F102GD01 ,  5F102GJ02 ,  5F102GJ03 ,  5F102GJ10 ,  5F102GK04 ,  5F102GL04 ,  5F102GM04 ,  5F102GM08 ,  5F102GQ01 ,  5F102GS01 ,  5F102GT03 ,  5F102HC01 ,  5F152LL03 ,  5F152LL05 ,  5F152LL09 ,  5F152LL13 ,  5F152LN26 ,  5F152MM05 ,  5F152NN03 ,  5F152NN05 ,  5F152NN07 ,  5F152NN13 ,  5F152NP09 ,  5F152NQ05 ,  5F152NQ09
引用特許:
審査官引用 (6件)
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