特許
J-GLOBAL ID：201103082744708516

半導体装置の製造方法

発明者：
島宗 洋介

島宗 洋介 について


出願人/特許権者：
富士通セミコンダクター株式会社

富士通セミコンダクター株式会社 について


代理人 (1件)： 國分 孝悦
公報種別：公開公報
出願番号（国際出願番号）：特願2009-149113
公開番号（公開出願番号）：特開2011-009306
出願日： 2009年06月23日
公開日（公表日）： 2011年01月13日
要約：
【課題】微細化が進んでも適切な歪を生じさせることができる半導体装置の製造方法を提供する。【解決手段】nチャネルトランジスタ形成予定領域51nを覆う部分を残しながら絶縁膜6のエッチバックを行うことにより、pチャネルトランジスタ形成予定領域51p内のゲート電極4の側方にサイドウォール6aを形成する。サイドウォール6aをマスクとして半導体基板1の表面にp型不純物を導入してp型不純物導入領域8pを形成し、サイドウォール6aをマスクとしてp型不純物導入領域8pの表面に溝9を形成する。溝9内にSiGe層10を成長させる。絶縁膜6のエッチバックを行うことにより、nチャネルトランジスタ形成予定領域51n内のゲート電極4の側方にサイドウォールを形成し、nチャネルトランジスタ形成予定領域51n内において、このサイドウォールをマスクとして半導体基板1の表面にn型不純物を導入してn型不純物導入領域を形成する。【選択図】図3B
請求項（抜粋）：
半導体基板の第1領域内に第1のゲート電極を、第2領域内に第2のゲート電極を形成する工程と、 前記第1領域及び前記第2領域を覆う絶縁膜を形成する工程と、 前記第2領域上の前記絶縁膜を覆い、前記第1領域上の前記絶縁膜を露出させるマスク層を形成し、前記マスク層をマスクとして前記絶縁膜のエッチングすることにより、前記第1のゲート電極の側方に第1のサイドウォールを形成する工程と、 前記第1領域内において、前記第1のサイドウォールをマスクとして前記半導体基板の表面にp型不純物を導入してp型不純物導入領域を形成する工程と、 前記第1のサイドウォールをマスクとして前記p型不純物導入領域の表面に溝を形成する工程と、 前記溝内にSiGe層を成長させる工程と、 前記マスク層を除去した後、前記絶縁膜のエッチングを行うことにより、前記第2のゲート電極の側方に第2のサイドウォールを形成する工程と、 前記第2領域内において、前記第2のサイドウォールをマスクとして前記半導体基板の表面にn型不純物を導入してn型不純物導入領域を形成する工程と、 を有することを特徴とする半導体装置の製造方法。
IPC (3件)：
H01L 21/823 ,  H01L 27/092 ,  H01L 29/78
FI (3件)：
H01L27/08 321E ,  H01L27/08 321C ,  H01L29/78 301S
Fターム (56件)：
5F048AA08 ,  5F048AC03 ,  5F048BA01 ,  5F048BA10 ,  5F048BB05 ,  5F048BB08 ,  5F048BB11 ,  5F048BB12 ,  5F048BC01 ,  5F048BC06 ,  5F048BC15 ,  5F048BC19 ,  5F048BD01 ,  5F048BF06 ,  5F048BF16 ,  5F048BG13 ,  5F048DA23 ,  5F048DA25 ,  5F048DA27 ,  5F048DA30 ,  5F140AA01 ,  5F140AA39 ,  5F140AB03 ,  5F140AC01 ,  5F140AC28 ,  5F140BA01 ,  5F140BA20 ,  5F140BD09 ,  5F140BF04 ,  5F140BF11 ,  5F140BF19 ,  5F140BG08 ,  5F140BG10 ,  5F140BG12 ,  5F140BG14 ,  5F140BG34 ,  5F140BG45 ,  5F140BG51 ,  5F140BG53 ,  5F140BH06 ,  5F140BH14 ,  5F140BH21 ,  5F140BH22 ,  5F140BH27 ,  5F140BJ09 ,  5F140BK02 ,  5F140BK09 ,  5F140BK13 ,  5F140BK18 ,  5F140BK21 ,  5F140BK22 ,  5F140BK23 ,  5F140BK34 ,  5F140BK39 ,  5F140CB04 ,  5F140CF04
引用特許：
出願人引用 (8件)
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審査官引用 (8件)
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