特許
J-GLOBAL ID：201103097441757880

出力バッファ回路

発明者：
横山 正浩

横山 正浩 について

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那須 浩司

那須 浩司 について

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白田 修一

白田 修一 について

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黒田 幸枝

黒田 幸枝 について

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神崎 照明

神崎 照明 について

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上原 暁人

上原 暁人 について


出願人/特許権者：
株式会社ルネサステクノロジ

株式会社ルネサステクノロジ について


代理人 (2件)： 吉竹 英俊 ,  有田 貴弘
公報種別：特許公報
出願番号（国際出願番号）：特願平11-141250
公開番号（公開出願番号）：特開2000-332593
特許番号：特許第4101973号
出願日： 1999年05月21日
公開日（公表日）： 2000年11月30日
請求項（抜粋）：
【請求項1】 入力信号を受ける入力端子と、 出力信号が出力される出力端子と、 前記入力信号を遅延時間遅延させて遅延信号を出力する遅延回路とを備え、前記遅延時間は前記出力信号の電位に基づき変化し、 前記入力信号に関連した関連入力信号に応答して前記出力信号を出力する出力バッファ部をさらに備え、前記出力バッファ部は前記遅延信号に関連した関連遅延信号を受け、前記関連入力信号に対する駆動能力は前記遅延時間によって可変設定され、 前記関連入力信号は前記入力信号自体を含み、 各々が制御データを格納し、各々に異なる取込タイミングが割り当てられ、各々が前記入力信号の論理レベル遷移時から割り当てられた前記取込タイミングで前記遅延信号を取り込み、取り込んだ前記遅延信号に前記論理レベル遷移が認識される場合は前記制御データの指示内容を停止状態にする複数のデータ記憶部をさらに備え、前記関連遅延信号は前記複数のデータ記憶部の前記制御データを含み、 前記出力バッファ部は複数の出力バッファ部を含み、前記複数の出力バッファ部は前記複数のデータ記憶部に1対1に対応して設けられ、それぞれ対応するデータ記憶部の前記制御データの指示内容に基づき動作状態/停止状態が制御される、 出力バッファ回路。
IPC (3件)：
H03K 19/0175 ( 200 6.01) ,  H03K 17/28 ( 200 6.01) ,  H03K 17/687 ( 200 6.01)
FI (3件)：
H03K 19/00 101 F ,  H03K 17/28 Z ,  H03K 17/687 F
引用特許：
出願人引用 (14件)
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審査官引用 (14件)
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