半導体装置

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出願人/特許権者： ,
代理人 (1件)：特許業務法人快友国際特許事務所
公報種別：公開公報
出願番号（国際出願番号）：特願2011-011315
公開番号（公開出願番号）：特開2012-156164
出願日： 2011年01月21日
公開日（公表日）： 2012年08月16日
要約：

【課題】オン抵抗の増大を抑制しつつ、耐圧の低下を抑制する技術を提供する。【解決手段】ノーマリオフ型の半導体装置100は、ヘテロ接合を構成する半導体層16と、第1リセス部8と、第1リセス部8よりも浅い第2リセス部4と、ゲート部5を備えている。半導体層16は、第1半導体層12と、第1半導体層12上に設けられているとともに第1半導体層12よりもバンドギャップが広い第2半導体層14を有している。第2リセス部4は、第2半導体層14を貫通していない。第2リセス部4の下方に位置する第2チャネル部C2は、第1リセス部8の下方に位置する第1チャネル部C1よりも電流経路20の上流側に配置されている上流側第2チャネル部C2uを有する。【選択図】図1

請求項（抜粋）：

ノーマリオフ型の半導体装置であって、ヘテロ接合を構成する半導体層と、前記半導体層の表面部に形成されている第1リセス部と、前記半導体層の表面部に形成されており、前記第1リセス部よりも浅い第2リセス部と、前記第1リセス部に形成されているとともに前記第2リセス部の少なくとも一部にも形成されており、平面視したときに、前記第1リセス部から伸びて前記第2リセス部の前記少なくとも一部を覆うゲート部と、を備えており、前記半導体層は、第1半導体層と、前記第1半導体層上に設けられているとともに前記第1半導体層よりもバンドギャップが広い第2半導体層とを有しており、前記第2リセス部は、前記第2半導体層を貫通しておらず、前記第1リセス部に形成された前記ゲート部の下方には第1チャネル部が形成されており、前記第2リセス部に形成された前記ゲート部の下方には第2チャネル部が形成されており、前記第2チャネル部は、前記第1チャネル部よりも電流経路の上流側に配置されている上流側第2チャネル部を有する半導体装置。

IPC (10件)：

H01L 21/338 , H01L 29/812 , H01L 29/778 , H01L 29/808 , H01L 21/337 , H01L 29/12 , H01L 29/78 , H01L 21/336 , H01L 21/28 , H01L 29/41

FI (11件)：

H01L29/80 H , H01L29/80 V , H01L29/80 W , H01L29/78 652T , H01L29/78 653A , H01L29/78 301B , H01L21/28 301B , H01L29/44 S , H01L29/78 652E , H01L29/78 652K , H01L29/78 652M

Fターム (39件)：

4M104AA04 , 4M104AA07 , 4M104BB05 , 4M104BB14 , 4M104FF07 , 4M104FF13 , 4M104FF26 , 4M104FF31 , 4M104GG12 , 5F102FA01 , 5F102FA02 , 5F102GB01 , 5F102GB04 , 5F102GC01 , 5F102GC07 , 5F102GD10 , 5F102GJ04 , 5F102GL04 , 5F102GM04 , 5F102GM10 , 5F102GN04 , 5F102GQ01 , 5F102GR03 , 5F102GR04 , 5F102GR07 , 5F102GR12 , 5F102GS04 , 5F102HC01 , 5F102HC15 , 5F140AA00 , 5F140AA25 , 5F140AA30 , 5F140AC23 , 5F140AC26 , 5F140BA06 , 5F140BA09 , 5F140BB18 , 5F140BF43 , 5F140BH30

引用特許：

審査官引用 (7件)

電界効果トランジスタおよび電界効果トランジスタの製造方法
公報種別：公開公報出願番号：特願2008-206258 出願人：古河電気工業株式会社
半導体装置
公報種別：公開公報出願番号：特願2006-250516 出願人：株式会社東芝
窒化物半導体素子
公報種別：公開公報出願番号：特願2008-278545 出願人：株式会社東芝

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