特許
J-GLOBAL ID:201203049828993380

半導体リレー

発明者:
出願人/特許権者:
代理人 (3件): 小栗 昌平 ,  市川 利光 ,  橋本 公秀
公報種別:公開公報
出願番号(国際出願番号):特願2010-275397
公開番号(公開出願番号):特開2012-124807
出願日: 2010年12月10日
公開日(公表日): 2012年06月28日
要約:
【課題】専有面積が小さくかつ多数の半導体リレーを搭載可能な半導体リレーを提供する。【解決手段】半導体リレー1の発振回路10と、昇圧回路20と、充放電回路30とが1チップで構成されている。この半導体リレー1は、第1及び第2の入力端子Ti1、Ti2に接続され、入力信号に応答して発振し、信号を生成する発振回路10と、この発振回路10の信号を受信して電圧を発生する昇圧回路20と、この昇圧回路20によって発生した電圧を充放電する充放電回路30と、充放電回路30にゲート及びソースが接続された出力用MOSFET41a、41bからなる出力部40とを具備している。そして、この出力用MOSFET41a、41bのドレイン端子を第1及び第2の出力端子To1、To2とする構成である。【選択図】図1
請求項(抜粋):
入力端子に接続され入力信号に応答して発振し、信号を生成する発振回路と、前記発振回路の前記信号を受信して電圧を発生する昇圧回路と、前記昇圧回路によって発生した電圧を充放電する充放電回路と、前記充放電回路に接続された出力回路とを具備した半導体リレーであって、 前記発振回路、前記昇圧回路、および前記充放電回路が、1枚の誘電体分離基板からなるチップに集積化された半導体リレー。
IPC (1件):
H03K 17/78
FI (1件):
H03K17/78 F
Fターム (13件):
5J050AA24 ,  5J050AA47 ,  5J050AA49 ,  5J050BB16 ,  5J050BB21 ,  5J050CC09 ,  5J050DD01 ,  5J050DD02 ,  5J050DD08 ,  5J050EE22 ,  5J050EE31 ,  5J050EE34 ,  5J050EE36
引用特許:
審査官引用 (12件)
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