半導体記憶装置及びアンチヒューズのプログラム方法

発明者： , , , ,
出願人/特許権者：
代理人 (1件)：工藤実
公報種別：公開公報
出願番号（国際出願番号）：特願2010-171125
公開番号（公開出願番号）：特開2012-033221
出願日： 2010年07月29日
公開日（公表日）： 2012年02月16日
要約：

【課題】アンチヒューズに対するプログラム時、キャリア電子のゲート絶縁膜へのトラップを抑制する。【解決手段】NMOSトランジスタあるいはNMOSキャパシタを用いたアンチヒューズは、ゲート電極に接続された第1端子と、拡散層に接続された第2端子と、ゲート電極と拡散層との間に介在するゲート絶縁膜と、を備える。プログラム回路は、第1電流駆動能力を有し、第1プログラム動作を行う第1プログラム回路と、第1電流駆動能力より大きな第2電流駆動能力を有し、第1プログラム動作の後に第2プログラム動作を行う第2プログラム回路と、を備える。第1プログラム動作において、第1プログラム回路は、第1端子と第2端子との間に第1プログラム電圧を印加することによってゲート絶縁膜を破壊する。第2プログラム動作において、第2プログラム回路は、第1プログラム電圧より低い第2プログラム電圧を第1端子と第2端子との間に印加する。【選択図】図6

請求項（抜粋）：

NMOSトランジスタあるいはNMOSキャパシタであるアンチヒューズと、前記アンチヒューズに対してプログラムを行うプログラム回路とを備え、前記アンチヒューズは、ゲート電極に接続された第1端子と、拡散層に接続された第2端子と、前記ゲート電極と前記拡散層との間に介在するゲート絶縁膜とを備え、前記プログラム回路は、第1電流駆動能力を有し、第1プログラム動作を行う第1プログラム回路と、前記第1電流駆動能力より大きな第2電流駆動能力を有し、前記第1プログラム動作の後に第2プログラム動作を行う第2プログラム回路とを備え、前記第1プログラム動作において、前記第1プログラム回路は、前記第1端子と前記第2端子との間に第1プログラム電圧を印加することによって前記ゲート絶縁膜を破壊し、前記第2プログラム動作において、前記第2プログラム回路は、前記第1プログラム電圧より低い第2プログラム電圧を前記第1端子と前記第2端子との間に印加する半導体記憶装置。

IPC (2件)：

G11C 17/14 , H01L 27/10

FI (2件)：

G11C17/06 B , H01L27/10 431

Fターム (14件)：

5B125BA16 , 5B125BA17 , 5B125CA14 , 5B125CA21 , 5B125DB12 , 5B125DB15 , 5B125EG02 , 5B125EG08 , 5B125EG10 , 5B125FA01 , 5B125FA06 , 5F083CR14 , 5F083GA11 , 5F083LA10

引用特許：

審査官引用 (10件)

特開平4-061156
半導体集積回路装置
公報種別：公開公報出願番号：特願2005-051807 出願人：株式会社東芝
WORM記憶装置のための書き込みパルス制限
公報種別：公開公報出願番号：特願2002-214851 出願人：ヒューレット・パッカード・カンパニー

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