特許
J-GLOBAL ID：201203063414903269

抵抗変化メモリ

発明者：
渡辺 寿治

渡辺 寿治 について

, 
浅尾 吉昭

浅尾 吉昭 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (17件)： 蔵田 昌俊 ,  高倉 成男 ,  河野 哲 ,  中村 誠 ,  福原 淑弘 ,  峰 隆司 ,  白根 俊郎 ,  村松 貞男 ,  野河 信久 ,  幸長 保次郎 ,  河野 直樹 ,  砂川 克 ,  井関 守三 ,  佐藤 立志 ,  岡田 貴志 ,  堀内 美保子 ,  竹内 将訓
公報種別：公開公報
出願番号（国際出願番号）：特願2011-064925
公開番号（公開出願番号）：特開2012-204399
出願日： 2011年03月23日
公開日（公表日）： 2012年10月22日
要約：
【課題】セルサイズの微細化が可能な抵抗変化メモリを提供する。【解決手段】抵抗変化メモリ10は、第1の方向に延在する複数のワード線と、第2の方向に延在する第1乃至第3のビット線と、第1及び第3のビット線に接続された複数の可変抵抗素子20と、半導体基板30内に設けられ、かつ斜め方向に延在する複数のアクティブ領域AAと、複数のアクティブ領域AAに設けられた、かつ可変抵抗素子20に接続された複数の選択トランジスタ21と、選択トランジスタと第3のビット線とを接続する複数のコンタクトプラグ37とを含む。複数の可変抵抗素子20は、第2の方向に並ぶようにして、第1のビット線の下方かつ複数のワード線間のそれぞれに配置された第1の可変抵抗素子群と、第2の方向に並ぶようにして、第3のビット線の下方かつ複数のワード線間のそれぞれに配置された第2の可変抵抗素子群とからなる。【選択図】 図2
請求項（抜粋）：
第1の方向に延在する複数のワード線と、 前記第1の方向に交差する第2の方向に延在する第1乃至第3のビット線と、 前記第1及び第3のビット線に接続された第1の端子を有する複数の可変抵抗素子と、 半導体基板内に設けられ、かつ前記第1乃至第3のビット線に交差するようにして前記第1の方向に対して斜め方向に延在する複数のアクティブ領域と、 前記複数のアクティブ領域に設けられ、かつ前記ワード線に接続されたゲートを有し、かつ前記可変抵抗素子の第2の端子に電流経路の一端が接続された複数の選択トランジスタと、 前記選択トランジスタの電流経路の他端と前記第3のビット線とを接続する複数のコンタクトプラグと、 を具備し、 前記複数のアクティブ領域の各々には、拡散領域を共有するようにして2つ選択トランジスタが設けられ、 前記複数の可変抵抗素子は、前記第2の方向に並ぶようにして、前記第1のビット線の下方かつ前記複数のワード線間のそれぞれに配置された第1の可変抵抗素子群と、前記第2の方向に並ぶようにして、前記第3のビット線の下方かつ前記複数のワード線間のそれぞれに配置された第2の可変抵抗素子群とからなり、 前記複数のコンタクトは、前記第2の方向に並ぶようにして、前記第2のビット線の下かつ前記複数のワード線間のそれぞれに配置されることを特徴とする抵抗変化メモリ。
IPC (4件)：
H01L 27/105 ,  H01L 21/824 ,  H01L 29/82 ,  H01L 43/08
FI (3件)：
H01L27/10 447 ,  H01L29/82 Z ,  H01L43/08 Z
Fターム (26件)：
4M119AA11 ,  4M119AA19 ,  4M119BB01 ,  4M119CC05 ,  4M119DD17 ,  4M119DD24 ,  4M119DD25 ,  4M119DD26 ,  4M119DD33 ,  4M119DD45 ,  4M119DD55 ,  4M119FF05 ,  4M119FF13 ,  4M119FF16 ,  4M119FF17 ,  4M119JJ15 ,  4M119JJ18 ,  5F092AA12 ,  5F092AC08 ,  5F092AC12 ,  5F092AD03 ,  5F092AD23 ,  5F092AD25 ,  5F092BC03 ,  5F092BC04 ,  5F092BC42
引用特許：
審査官引用 (7件)
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