特許
J-GLOBAL ID：201303019965660470
集積回路の製造方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
杉村 興作
公報種別：特許公報
出願番号（国際出願番号）：特願平11-334205
公開番号（公開出願番号）：特開2000-164835
特許番号：特許第4846889号
出願日： 1999年11月25日
公開日（公表日）： 2000年06月16日
請求項（抜粋）：
【請求項1】 低動作電圧高性能論理回路と前記低動作電圧高性能論理回路の低動作電圧より高い高動作電圧を有する埋込みメモリデバイスとを含む集積回路を製造するプロセスにおいて、
半導体基板(1)の第1部分上に、前記高動作電圧で動作する第1トランジスタ用の第1の厚さを有する第1ゲート酸化層(3)を形成する工程と、
前記半導体基板(1)の第2部分上に、前記メモリデバイスのメモリセル用の第2の厚さを有する第2ゲート酸化層(5)を形成する工程と、
前記第1及び第2ゲート酸化層(3、5)上に、第1ポリシリコン層(6)から前記第1トランジスタ用の第1ゲート電極(8、9)及び前記メモリセル用のフローティングゲート電極(7)を形成する工程と、
前記半導体基板(1)の前記第1部分内に、前記第1トランジスタ用の第1ウエル領域(11,15)、前記第1ウエル領域(11,15)内に、前記第1トランジスタ用の第1ソース及びドレイン領域(12,13;16,17)を形成する工程と、
前記メモリセルの前記フローティングゲート電極(7)上に誘電体層(18)を形成する工程と、
前記半導体基板(1)の第3部分内に、前記低動作電圧で動作する第2トランジスタ用の第2ウエル領域(21,23)を形成する工程と、前記半導体基板(1)の前記第3部分上に、前記第2トランジスタ用の第3の厚さを有する第3ゲート酸化層(24)を形成する工程と、
前記誘電体層(18)及び前記半導体基板(1)の前記第3部分上に、第2ポリシリコン層(25)から前記メモリセル用の制御ゲート電極(29)及び前記第2トランジスタの第2ゲート電極(26、27)を形成する工程と、
前記半導体基板(1)の前記第2部分内に、前記メモリセル用の第2ソース及びドレイン領域(30、31)を形成する工程と、
前記半導体基板(1)の前記第3部分内に、前記第2トランジスタ用の第3ソース及びドレイン領域(33、34、41、42;36、37、44、45)を形成する工程と、
を順に具えることを特徴とする製造プロセス。
IPC (7件)：
H01L 27/115 ( 200 6.01)
, H01L 21/8247 ( 200 6.01)
, H01L 21/8238 ( 200 6.01)
, H01L 27/092 ( 200 6.01)
, H01L 29/43 ( 200 6.01)
, H01L 29/788 ( 200 6.01)
, H01L 29/792 ( 200 6.01)
H01L 27/10 434
, H01L 27/08 321 K
, H01L 29/62
, H01L 29/78 371
