特許
J-GLOBAL ID：201403010589328966

半導体装置および半導体装置の製造方法

発明者：
勝野 高志

勝野 高志 について

, 
兼近 将一

兼近 将一 について

, 
伊藤 健治

伊藤 健治 について

, 
上杉 勉

上杉 勉 について


出願人/特許権者：
株式会社豊田中央研究所

株式会社豊田中央研究所 について


代理人 (1件)： 特許業務法人快友国際特許事務所
公報種別：公開公報
出願番号（国際出願番号）：特願2012-169329
公開番号（公開出願番号）：特開2014-029908
出願日： 2012年07月31日
公開日（公表日）： 2014年02月13日
要約：
【課題】電流コラプスを低減することが可能な半導体装置などを提供すること。【解決手段】半導体装置1は、第1半導体層11を備える。第1半導体層11とヘテロ接合している第2半導体層12を備える。第2半導体層12の表面の一部に接するソース電極21を備える。第2半導体層12の表面の一部に接しており、ソース電極21から離れているドレイン電極22を備える。第2半導体層12の表面の一部に接しており、ソース電極21とドレイン電極22の間に位置しており、ソース電極21とドレイン電極22の双方から離れているp型の第3半導体層13を備える。ドレイン電極22と第3半導体層13との間に位置する第2半導体層12の表面に接するシリコン酸化膜層14を備える。第2半導体層12の表面とシリコン酸化膜層14との間には、第2半導体層12の自然酸化膜が存在していない。【選択図】図1
請求項（抜粋）：
第1半導体層と、 前記第1半導体層の表面とヘテロ接合している第2半導体層と、 前記第2半導体層の表面の一部に接するソース電極と、 前記第2半導体層の表面の一部に接しており、前記ソース電極から離れているドレイン電極と、 前記第2半導体層の表面の一部に接しており、前記ソース電極と前記ドレイン電極の間に位置しており、前記ソース電極と前記ドレイン電極の双方から離れているp型の第3半導体層と、 前記ドレイン電極と前記第3半導体層との間に位置する前記第2半導体層の表面に接するシリコン酸化膜層と、 を備え、 前記第2半導体層の表面と前記シリコン酸化膜層との間には、前記第2半導体層の自然酸化膜が存在していないことを特徴とする半導体装置。
IPC (7件)：
H01L 21/337 ,  H01L 27/098 ,  H01L 29/808 ,  H01L 21/338 ,  H01L 29/778 ,  H01L 29/812 ,  H01L 21/316
FI (3件)：
H01L29/80 C ,  H01L29/80 H ,  H01L21/316 X
Fターム (25件)：
5F058BB01 ,  5F058BC02 ,  5F058BC03 ,  5F058BC08 ,  5F058BE01 ,  5F058BF04 ,  5F102FA02 ,  5F102GB01 ,  5F102GC01 ,  5F102GD04 ,  5F102GJ02 ,  5F102GJ03 ,  5F102GJ10 ,  5F102GL04 ,  5F102GL05 ,  5F102GM04 ,  5F102GM06 ,  5F102GQ01 ,  5F102GS01 ,  5F102GT01 ,  5F102GT02 ,  5F102GT03 ,  5F102GV05 ,  5F102GV07 ,  5F102GV08
引用特許：
審査官引用 (6件)
全件表示

前のページに戻る

TOP

BOTTOM