特許
J-GLOBAL ID：201403025252306135

半導体装置および半導体装置の製造方法

発明者：
古田 建一

古田 建一 について


出願人/特許権者：
ラピスセミコンダクタ株式会社

ラピスセミコンダクタ株式会社 について


代理人 (3件)： 中島 淳 ,  加藤 和詳 ,  福田 浩志
公報種別：公開公報
出願番号（国際出願番号）：特願2013-019579
公開番号（公開出願番号）：特開2014-150226
出願日： 2013年02月04日
公開日（公表日）： 2014年08月21日
要約：
【課題】高耐圧化と低オン抵抗化を高いレベル両立することができる半導体装置および該半導体装置の製造方法を提供する。【解決手段】アノード領域12は半導体基体10の表面30aに沿って設けられている。ガードリング14は半導体基体10の表面30aに沿ってアノード領域12を囲むように設けられている。ガードリング14の深さ方向における終端位置は、アノード領域12の深さ方向における終端位置よりも深い位置に達している。凹部24は、半導体基体10の裏面30bにおいてアノード領域12の直下に設けられている。カソード領域26は、半導体基体10の裏面30bにおいて凹部24によって形成される段差に沿って設けられている。【選択図】図1
請求項（抜粋）：
一方の主面に凹部が形成された半導体基体と、 前記半導体基体の内部において前記一方の主面とは反対側の他方の主面に沿って前記凹部の形成領域に対応する領域に形成された第1の導電型を有する第1の半導体層と、 前記半導体基体の内部において前記他方の主面に沿って前記第1の半導体層の外側に形成され且つ前記半導体基体の厚さ方向における終端位置が前記第1の半導体層よりも深い位置に達している前記第1の導電型を有する第2の半導体層と、 前記半導体基体の前記一方の主面において前記凹部によって形成される段差に沿って形成された第2の導電型を有する第3の半導体層と、 を含む半導体装置。
IPC (7件)：
H01L 29/868 ,  H01L 29/861 ,  H01L 29/06 ,  H01L 21/329 ,  H01L 21/28 ,  H01L 29/872 ,  H01L 29/47
FI (5件)：
H01L29/91 D ,  H01L29/06 301G ,  H01L29/91 B ,  H01L21/28 A ,  H01L29/48 P
Fターム (22件)：
4M104AA01 ,  4M104BB02 ,  4M104BB16 ,  4M104CC01 ,  4M104CC03 ,  4M104DD03 ,  4M104DD06 ,  4M104DD16 ,  4M104DD26 ,  4M104DD34 ,  4M104DD37 ,  4M104DD63 ,  4M104FF02 ,  4M104FF06 ,  4M104FF27 ,  4M104FF35 ,  4M104GG02 ,  4M104GG06 ,  4M104GG07 ,  4M104GG09 ,  4M104GG18 ,  4M104HH20
引用特許：
出願人引用 (6件)
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審査官引用 (6件)
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