特許
J-GLOBAL ID：201403034779116511

半導体装置

発明者：
安藤 裕二

安藤 裕二 について

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岡本 康宏

岡本 康宏 について

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大田 一樹

大田 一樹 について

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井上 隆

井上 隆 について

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中山 達峰

中山 達峰 について

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宮本 広信

宮本 広信 について


出願人/特許権者：
ルネサスエレクトロニクス株式会社

ルネサスエレクトロニクス株式会社 について


代理人 (2件)： 宮崎 昭夫 ,  緒方 雅昭
公報種別：公開公報
出願番号（国際出願番号）：特願2014-139636
公開番号（公開出願番号）：特開2014-212340
出願日： 2014年07月07日
公開日（公表日）： 2014年11月13日
要約：
【課題】ゲートリーク電流を低減しながら、電子移動度が高く、閾値電圧の均一性、再現性に優れ、エンハンスメント型にも適用可能な半導体装置の提供。【解決手段】格子緩和したAlxGa1-xN(0≦x≦1)からなる下部障壁層42、圧縮歪を有するInyGa1-yN(0≦y≦1)からなるチャネル層43、AlzGa1-zN(0≦z≦1)からなるコンタクト層44が順次積層され、InyGa1-yNチャネル層43のAlzGa1-zNコンタクト層44との界面近傍には2次元電子ガスが生成された半導体装置であって、AlzGa1-zNコンタクト層44の一部をInyGa1-yNチャネル層43が露出するまでエッチング除去して形成されたリセス部には絶縁膜45を介してゲート電極4Gが埋め込まれるように形成されると共に、AlzGa1-zNコンタクト層44上にはオーミック電極を形成する。【選択図】図1
請求項（抜粋）：
III族窒化物半導体を利用する半導体装置であって、 該半導体装置は、 格子緩和したAlxGa1-xN(0≦x≦1)からなるAlxGa1-xN下部障壁層、圧縮歪を有するInyGa1-yN(0≦y≦1)からなるInyGa1-yNチャネル層、AlzGa1-zN(0≦z≦1)からなるAlzGa1-zNコンタクト層が、順次積層されてなるダブルへテロ構造を具え、 InyGa1-yNチャネル層の、AlzGa1-zNコンタクト層との界面近傍には、2次元電子ガスが生成されており、 AlzGa1-zNコンタクト層上には、ソース電極とドレイン電極として、少なくとも、二つのオーミック電極が形成されており、 ソース電極とドレイン電極で挟まれた領域に、ゲート電極が設けられ、該ゲート電極と、ソース電極とドレイン電極により、電界効果トランジスタを構成可能な構造を備えており、 ソース電極とドレイン電極で挟まれた領域には、 前記AlzGa1-zNコンタクト層の一部を前記InyGa1-yNチャネル層が露出するまでエッチング除去して形成されるリセス部が設けられ、 該リセス部に、多結晶またはアモルファスからなる絶縁膜を介して、前記ゲート電極が埋め込まれるように形成されている ことを特徴とする半導体装置。
IPC (5件)：
H01L 29/812 ,  H01L 29/778 ,  H01L 21/338 ,  H01L 29/78 ,  H01L 21/336
FI (2件)：
H01L29/80 H ,  H01L29/78 301B
Fターム (40件)：
5F102GB01 ,  5F102GC01 ,  5F102GD10 ,  5F102GJ02 ,  5F102GJ03 ,  5F102GJ04 ,  5F102GJ10 ,  5F102GK04 ,  5F102GL04 ,  5F102GN04 ,  5F102GQ03 ,  5F102GR01 ,  5F102GR04 ,  5F102GV07 ,  5F102GV08 ,  5F140AA05 ,  5F140AA06 ,  5F140AA24 ,  5F140AC28 ,  5F140BA02 ,  5F140BA06 ,  5F140BA09 ,  5F140BA16 ,  5F140BB06 ,  5F140BB18 ,  5F140BD07 ,  5F140BD09 ,  5F140BD11 ,  5F140BD18 ,  5F140BE03 ,  5F140BF05 ,  5F140BF07 ,  5F140BF15 ,  5F140BF17 ,  5F140BF21 ,  5F140BF25 ,  5F140BF44 ,  5F140BJ07 ,  5F140BJ11 ,  5F140BJ15
引用特許：
出願人引用 (4件)
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審査官引用 (3件)

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