特許
J-GLOBAL ID：201503000480072610

片側バッファを備え非対称に構築されるスタティックランダムアクセスメモリセル

発明者：
シャオウェイ デン

シャオウェイ デン について

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ワー キット ロー

ワー キット ロー について

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アナンド セシャドリ

アナンド セシャドリ について

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ジョンハイ シー

ジョンハイ シー について


出願人/特許権者：
テキサス インスツルメンツ インコーポレイテッド

テキサス インスツルメンツ インコーポレイテッド について


代理人 (1件)： 片寄 恭三
公報種別：公表公報
出願番号（国際出願番号）：特願2014-553413
公開番号（公開出願番号）：特表2015-505423
出願日： 2013年01月17日
公開日（公表日）： 2015年02月19日
要約：
バッファ回路(36、38)などの非対称状況を有するスタティックランダムアクセスメモリ(SRAM)セル(30)における平衡された電気的性能。各メモリセル(30)は、読み出しバッファ(36、38)などの回路特徴を含み、この回路特徴は、セル内の他のトランジスタ(33b、34b、35b)より大きなトランジスタサイズ(33a、34a、35a)及び特徴を有し、この特徴は一層小さなトランジスタに非対称に影響を及ぼす。最良の性能のため、セルトランジスタ対が互いに電気的に整合されるべきである。非対称特徴に一層近いセルトランジスタの1つ又は複数は、非対称特徴の近接作用を補償するように、例えば、異なるチャネル幅、チャネル長さ、又は正味チャネルドーパント濃度を用いて異なって構築される。
請求項（抜粋）：
集積回路の近接するビットセルエリアに形成されるメモリセルであって、 第1のトランジスタで構成され、第1のストレージノードにおける出力と第2のストレージノードに結合される入力とを有する第1のインバータ、 第2のトランジスタで構成され、前記第2のストレージノードにおける出力と前記第1のストレージノードに結合される入力とを有する第2のインバータであって、前記第2のトランジスタが、前記第1のインバータ内の前記第1のトランジスタにより提供される回路機能と同じ回路機能を、前記第2のインバータ内で提供する、前記第2のインバータ、及び 前記第2のインバータよりも前記第1のインバータの近くの前記ビットセルエリア内に配置されるバッファ回路、 を含み、 前記第1のトランジスタが前記第2のトランジスタとは異なる物理的構造を有する、 メモリセル。
IPC (5件)：
H01L 21/824 ,  H01L 27/11 ,  G11C 11/413 ,  G11C 11/41 ,  G11C 11/412
FI (5件)：
H01L27/10 381 ,  G11C11/34 K ,  G11C11/40 B ,  G11C11/40 C ,  G11C11/40 301
Fターム (16件)：
5B015HH01 ,  5B015JJ02 ,  5B015JJ24 ,  5B015KA04 ,  5B015KA07 ,  5B015KA08 ,  5B015KA09 ,  5B015QQ03 ,  5F083BS02 ,  5F083BS14 ,  5F083BS27 ,  5F083BS50 ,  5F083GA09 ,  5F083GA11 ,  5F083LA02 ,  5F083LA21
引用特許：
出願人引用 (11件)
  • SRAMセルおよびそれを用いたメモリ集積回路
    公報種別：公開公報   出願番号：特願2002-365257   出願人：株式会社東芝
  • 半導体記憶装置
    公報種別：公開公報   出願番号：特願2007-140691   出願人：セイコーエプソン株式会社
  • 不揮発性記憶装置および半導体集積回路装置
    公報種別：公開公報   出願番号：特願2005-346671   出願人：株式会社GENUSION
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審査官引用 (11件)
  • 不揮発性記憶装置および半導体集積回路装置
    公報種別：公開公報   出願番号：特願2005-346671   出願人：株式会社GENUSION
  • 半導体記憶装置
    公報種別：公開公報   出願番号：特願2008-124357   出願人：株式会社東芝
  • SRAMセルおよびそれを用いたメモリ集積回路
    公報種別：公開公報   出願番号：特願2002-365257   出願人：株式会社東芝
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