特許
J-GLOBAL ID：201703005763571491
半導体装置およびその製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
特許業務法人ゆうあい特許事務所
公報種別：公開公報
出願番号（国際出願番号）：特願2016-076719
公開番号（公開出願番号）：特開2017-188585
出願日： 2016年04月06日
公開日（公表日）： 2017年10月12日
要約：
【課題】より耐圧向上を図ることが可能で、かつ、閾値電圧Vtを軽減することが可能な半導体装置を提供する。【解決手段】PchMOSFET20のN型ボディ層21の表層部に埋込N型領域21aを備える。これにより、閾値電圧Vtを低くすることが可能となる。また、N型ボディ層21のうち埋込N型領域21a以外の部分については、N型不純物濃度を比較的高いままにできるため、オン耐圧を確保した状態で閾値電圧Vtを低下させることが可能となる。さらに、N型の活性層33によってアキュムレーション領域が構成されているため、P型ドリフト層23に部分的に高濃度な部分が形成されることはない。したがって、P型ドリフト層23に部分的に高濃度になる部分が発生する場合のように、等電位線が集中する分布となって電界集中による耐圧低下が発生することを防止することができる。【選択図】図2
請求項（抜粋）：
第1導電型の半導体層(33)を有する半導体基板(30)と、
前記半導体層に形成され、該半導体層よりも高い不純物濃度とされた第1導電型のボディ層(21)と、
前記ボディ層内で終端され、該ボディ層の表層部に形成された第2導電型のソース領域(22)と、
前記半導体層内において前記ボディ層から離れて配置された第2導電型のドリフト層(23)と、
前記ドリフト層内に形成され、該ドリフト層よりも高い不純物濃度とされた第2導電型のドレイン領域(25)と、
前記ソース領域と前記ドレイン領域との間に配置されたゲート絶縁膜(26)と、
前記ゲート絶縁膜のうち前記ボディ層と接する部分と対応する部分の上に形成されたゲート電極(27)と、
前記ソース領域と接続されるソース電極(29a)と、
前記ドレイン領域と接続されるドレイン電極(29b)と、を有する第2導電型チャネルのLDMOSを備え、
前記ボディ層のうち、前記ゲート絶縁膜と接している部分はチャネル領域を構成する部分であり、該チャネル領域を構成する部分は、第2導電型不純物を含み、前記ボディ層のうちの残りの部分よりもキャリア濃度が低い埋込領域(21a)とされている半導体装置。
IPC (5件)：
H01L 29/786
, H01L 21/823
, H01L 27/092
, H01L 21/336
, H01L 29/78
H01L29/78 618F
, H01L27/08 321E
, H01L29/78 613A
, H01L29/78 617S
, H01L29/78 622
, H01L29/78 627Z
, H01L29/78 616S
, H01L29/78 301G
, H01L29/78 301B
5F048AA05
, 5F048AC03
, 5F048AC06
, 5F048BA01
, 5F048BA16
, 5F048BB05
, 5F048BB20
, 5F048BC03
, 5F048BC05
, 5F048BC06
, 5F048BE02
, 5F048BE03
, 5F048BE04
, 5F048BF07
, 5F048BF16
, 5F048BF18
, 5F048BG13
, 5F110AA08
, 5F110BB04
, 5F110BB12
, 5F110CC02
, 5F110DD05
, 5F110DD13
, 5F110EE09
, 5F110FF02
, 5F110FF29
, 5F110FF35
, 5F110FF36
, 5F110GG02
, 5F110GG32
, 5F110GG36
, 5F110GG52
, 5F110HJ07
, 5F110HJ13
, 5F110HM12
, 5F110HM15
, 5F110NN02
, 5F110NN65
, 5F110NN78
, 5F110QQ19
, 5F140AB03
, 5F140AC21
, 5F140BB06
, 5F140BC15
, 5F140BD05
, 5F140BD19
, 5F140BE03
, 5F140BE10
, 5F140BE14
, 5F140BF04
, 5F140BH13
, 5F140BH15
, 5F140BH17
, 5F140BH30
, 5F140CB04
