特許
J-GLOBAL ID：201803012196925213

薄膜トランジスタ、薄膜トランジスタ基板、液晶表示装置および薄膜トランジスタの製造方法

発明者：
平野 梨伊

平野 梨伊 について

, 
井上 和式

井上 和式 について


出願人/特許権者：
三菱電機株式会社

三菱電機株式会社 について


代理人 (2件)： 吉竹 英俊 ,  有田 貴弘
公報種別：特許公報
出願番号（国際出願番号）：特願2017-525423
特許番号：特許第6234642号
出願日： 2016年12月13日
要約：
【要約】 チャネル領域が酸化物半導体で構成されたTFTに関し、ソース電極およびドレイン電極の近傍で光励起されるホールに起因した閾値電圧シフトを抑制して、信頼性を向上させる。下層半導体層(140)が、酸化物半導体層(130)とゲート絶縁膜(120)との間に部分的に設けられている。下層半導体層(140)は、酸化物半導体層(130)がソース電極(151)に重なっているソース重なり領域(171)と、酸化物半導体層(130)がドレイン電極(152)に重なっているドレイン重なり領域(172)と、のうちの少なくとも一方に存在している。これに対し、ソース重なり領域(171)とドレイン重なり領域(172)との間には、下層半導体層(140)が存在しない領域が設けられている。
請求項（抜粋）：
【請求項1】 ゲート電極(110)と、 前記ゲート電極を覆っているゲート絶縁膜(120)と、 前記ゲート絶縁膜の上方に設けられ、前記ゲート絶縁膜を介して前記ゲート電極に対向している酸化物半導体層(130)と、 前記ゲート電極に対向するように前記酸化物半導体層と前記ゲート絶縁膜との間に部分的に設けられた下層半導体層(140)と、 前記酸化物半導体層の上方に設けられ、前記酸化物半導体層に接しているソース電極(151)およびドレイン電極(152)と を備え、 前記下層半導体層は、前記酸化物半導体層が前記ソース電極に重なっているソース重なり領域(171)と、前記酸化物半導体層が前記ドレイン電極に重なっているドレイン重なり領域(172)と、のうちの少なくとも一方に存在するが、前記ソース重なり領域と前記ドレイン重なり領域との間には、前記下層半導体層が存在しない領域が設けられている、 薄膜トランジスタ(100)。
IPC (4件)：
H01L 29/786 ( 200 6.01) ,  H01L 21/336 ( 200 6.01) ,  G09F 9/30 ( 200 6.01) ,  G02F 1/1368 ( 200 6.01)
FI (5件)：
H01L 29/78 618 C ,  H01L 29/78 618 B ,  H01L 29/78 627 C ,  G09F 9/30 338 ,  G02F 1/136
引用特許：
審査官引用 (7件)
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