特許
J-GLOBAL ID：201803019449322280

半導体装置

発明者：
奥村 啓樹

奥村 啓樹 について


出願人/特許権者：
ローム株式会社

ローム株式会社 について


代理人 (1件)： 特許業務法人あい特許事務所
公報種別：公開公報
出願番号（国際出願番号）：特願2018-004489
公開番号（公開出願番号）：特開2018-078331
出願日： 2018年01月15日
公開日（公表日）： 2018年05月17日
要約：
【課題】ゲートオフの状態でソース-ドレイン間に電圧を長時間印加し続けても、オン抵抗の上昇を抑えることができる半導体装置を提供する。【解決手段】半導体装置1は、所定のオフ角を有するn+型SiCからなる基板7と、基板7上に形成されたn-型SiCからなるドリフト層8と、ドリフト層8において基板7のオフ方向に平行な第1ライン11および第1ライン11と交差した第2ライン12を含むn-型エピライン13によって区画された複数の単位セル10と、ドリフト層8上に形成されたゲート絶縁膜17と、ゲート絶縁膜17上に形成されたゲート電極18と、ドリフト層8において第1ライン11に形成され、ゲート絶縁膜17に生じる電界を緩和するp-型緩和層24とを含む。【選択図】図1
請求項（抜粋）：
オフ方向が<11-20>方向である第1導電型SiCからなる基板と、 前記基板の表面に形成された第1導電型SiCからなるエピタキシャル層と、 前記エピタキシャル層において前記基板のオフ方向に平行な第1ラインおよび当該第1 ラインに直交する第2ラインを含む第1導電型エピラインによって区画されていて、それ ぞれが前記エピタキシャル層の表面の一部を形成する第1導電型のソース領域と、前記ソ ース領域に対して前記エピタキシャル層の裏面側に前記ソース領域に接するように形成さ れ、前記エピタキシャル層の前記表面の一部を形成する第2導電型のチャネル領域とを有 し、前記基板のオフ方向に延びる一辺および前記基板のオフ方向に直交する方向に延びる 一辺を有する四角形状に形成された複数の単位セルと、 前記エピタキシャル層の前記表面に形成されたゲート絶縁膜を介して前記チャネル領域 に対向するゲート電極と、 前記エピタキシャル層において前記基板のオフ方向に沿って間隔を空けて前記第1ライ ンに複数形成され、前記ゲート絶縁膜に生じる電界を緩和する電界緩和部とを含む、半導 体装置。
IPC (3件)：
H01L 29/78 ,  H01L 29/12 ,  H01L 29/06
FI (4件)：
H01L29/78 652J ,  H01L29/78 652T ,  H01L29/78 652F ,  H01L29/78 652P
引用特許：
審査官引用 (6件)
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