Pat
J-GLOBAL ID：200903003668325399

半導体装置およびその製造方法

Inventor：
堀田 勝之

About 堀田 勝之

, 
黒井 隆

About 黒井 隆

, 
奥村 喜紀

About 奥村 喜紀


Applicant, Patent owner：
三菱電機株式会社

About 三菱電機株式会社


Agent (1)： 吉田 茂明 (外2名)
Gazette classification：公開公報
Application number (International application number)：2000212537
Publication number (International publication number)：2002033476
Application date： Jul. 13, 2000
Publication date： Jan. 31, 2002
Summary：
【要約】【課題】 MOSトランジスタの占有面積を大きくすることなく、より多くの出力電流を得ることが可能な半導体装置およびその製造方法を提供する。【解決手段】 MOSトランジスタM11およびM12は、トレンチ分離酸化膜21によって電気的に分離され、MOSトランジスタM11においては、トレンチ分離酸化膜22の活性領域AR1との境界部分において、活性領域AR1を囲むように配設され、その開口部入り口の寸法が20〜80nmで、深さが50〜150nmの溝部GPを有している。ゲート電極31Aは活性領域AR1の上部だけでなく、当該溝部GPにもゲート酸化膜30を間に挟んで埋め込まれている。また、MOSトランジスタM12においても、トレンチ分離酸化膜21の活性領域AR2との境界部分において活性領域AR2を囲むように溝部GPが配設され、ゲート電極32Aは溝部GPにもゲート酸化膜30を間に挟んで埋め込まれている。
Claim (excerpt)：
半導体基板と、前記半導体基板上に形成されるMOSトランジスタと、前記半導体基板の主面内に形成され、前記MOSトランジスタを他の半導体素子から電気的に分離する素子分離絶縁膜とを備え、前記MOSトランジスタは、前記素子分離絶縁膜に囲まれる前記半導体基板の領域として規定される少なくとも1つの活性領域上に配設されたゲート絶縁膜と、該ゲート絶縁膜を介して形成されたゲート電極とを備え、前記素子分離絶縁膜は、前記少なくとも1つの活性領域との境界部分において配設された溝部を有し、前記溝部内において、前記少なくとも1つの活性領域の側壁面が露出し、前記ゲート電極は、前記ゲート絶縁膜を介して前記溝部内にも配設される、半導体装置。
IPC (4)：
H01L 29/78 ,  H01L 21/265 ,  H01L 21/265 604 ,  H01L 21/76
FI (10)：
H01L 21/265 604 Z ,  H01L 21/265 604 V ,  H01L 21/265 604 X ,  H01L 21/265 604 M ,  H01L 29/78 301 G ,  H01L 21/265 F ,  H01L 21/76 L ,  H01L 29/78 301 H ,  H01L 29/78 301 R ,  H01L 29/78 301 V
F-Term (29)：
5F032AA35 ,  5F032AA36 ,  5F032AA44 ,  5F032AA47 ,  5F032AA66 ,  5F032CA07 ,  5F032DA25 ,  5F032DA26 ,  5F032DA33 ,  5F032DA43 ,  5F032DA53 ,  5F040DA01 ,  5F040DA21 ,  5F040DB01 ,  5F040DC01 ,  5F040EC07 ,  5F040EC20 ,  5F040ED03 ,  5F040EE01 ,  5F040EE04 ,  5F040EF02 ,  5F040EJ08 ,  5F040EK05 ,  5F040FB01 ,  5F040FB04 ,  5F040FC10 ,  5F040FC13 ,  5F040FC21 ,  5F040FC23
Patent cited by the Patent：
Cited by examiner (16)
Show all

Return to Previous Page

TOP

BOTTOM