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J-GLOBAL ID:200903004329487866

不揮発性半導体メモリ

Inventor:
Applicant, Patent owner:
Agent (1): 鈴江 武彦 (外6名)
Gazette classification:公開公報
Application number (International application number):1999076061
Publication number (International publication number):2000269366
Application date: Mar. 19, 1999
Publication date: Sep. 29, 2000
Summary:
【要約】【課題】 微細化、多値化に対応できる誤書き込み防止技術を提供する。【解決手段】 NANDセルユニット内の各メモリセルは、フローティングゲート電極及びコントロールゲート電極を共有する直列接続された複数のトランジスタにより等価的に表される。フローティングゲート電極のエッジ部の寄生トランジスタの閾値は、その中央部のメイントランジスタの閾値よりも高い。寄生トランジスタは、例えば、フローティングゲート電極のエッジ部とソース/ドレイン領域の間のスペースからなるオフセット領域に形成される。オフセット領域は、例えば、フローティングゲート電極及びコントロールゲート電極の側壁部にスペーサを形成することにより設ける。
Claim (excerpt):
複数のNANDセルユニットを有し、各NANDセルユニットは、直列接続された複数のメモリセルからなるNANDセル列と、前記NANDセル列に接続されるセレクトゲートトランジスタとを備えた不揮発性半導体メモリにおいて、前記複数のメモリセルの各々又は前記セレクトゲートトランジスタは、ゲート電極を共有する直列接続されたメイントランジスタと少なくとも一つの寄生トランジスタにより等価的に表され、前記メイントランジスタは、前記ゲート電極の中央部に形成され、前記少なくとも一つの寄生トランジスタは、前記ゲート電極のソース側及びドレイン側のエッジ部の少なくとも一方に形成され、前記少なくとも一つの寄生トランジスタの閾値は、前記メイントランジスタの閾値よりも高いことを特徴とする不揮発性半導体メモリ。
IPC (5):
H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792 ,  G11C 16/04 ,  H01L 27/115
FI (3):
H01L 29/78 371 ,  G11C 17/00 622 E ,  H01L 27/10 434
F-Term (63):
5B025AA03 ,  5B025AB01 ,  5B025AC01 ,  5B025AE08 ,  5F001AA25 ,  5F001AA43 ,  5F001AB03 ,  5F001AB08 ,  5F001AC02 ,  5F001AD12 ,  5F001AD41 ,  5F001AD44 ,  5F001AD53 ,  5F001AD61 ,  5F001AD62 ,  5F001AE02 ,  5F001AE08 ,  5F001AF06 ,  5F001AF20 ,  5F001AG02 ,  5F001AG10 ,  5F001AG12 ,  5F001AG21 ,  5F001AG40 ,  5F083EP02 ,  5F083EP23 ,  5F083EP33 ,  5F083EP34 ,  5F083EP35 ,  5F083EP55 ,  5F083EP76 ,  5F083ER03 ,  5F083ER09 ,  5F083ER14 ,  5F083ER19 ,  5F083ER21 ,  5F083ER22 ,  5F083ER23 ,  5F083GA09 ,  5F083GA15 ,  5F083GA30 ,  5F083JA04 ,  5F083JA36 ,  5F083KA01 ,  5F083LA03 ,  5F083LA04 ,  5F083LA05 ,  5F083LA10 ,  5F083LA16 ,  5F083NA01 ,  5F083NA02 ,  5F083PR12 ,  5F083PR21 ,  5F083PR37 ,  5F083PR40 ,  5F083PR43 ,  5F083PR44 ,  5F083PR46 ,  5F083PR53 ,  5F083PR54 ,  5F083PR56 ,  5F083ZA21 ,  5F083ZA28
Patent cited by the Patent:
Cited by examiner (10)
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