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J-GLOBAL ID：200903017247979340

強誘電体メモリ素子の製造方法および強誘電体メモリ素子

Inventor：
権 純 容

About 権 純 容


Applicant, Patent owner：
株式会社ハイニックスセミコンダクター

About 株式会社ハイニックスセミコンダクター


Agent (1)： 三枝 英二 (外10名)
Gazette classification：公開公報
Application number (International application number)：2002131446
Publication number (International publication number)：2002373975
Application date： May. 07, 2002
Publication date： Dec. 26, 2002
Summary：
【要約】【課題】 強誘電体薄膜の結晶化熱処理による積層プラグのバリヤ膜の酸化を防止する強誘電体メモリ素子の製造方法および強誘電体メモリ素子を提供すること。【解決手段】 半導体基板31の表層部にソース・ドレイン領域33を有するトランジスタを形成する工程と、トランジスタを含む半導体基板31上に、層間絶縁膜34を形成する工程と、層間絶縁膜34をエッチングすることにより、コンタクトホールを形成する工程と、コンタクトホール内にプラグ膜35とバリヤ膜36aを積層し、積層プラグを形成する工程と、積層プラグおよび層間絶縁膜34の上面に導電層38を成長させる工程と、導電層38を、側壁が傾斜するようにエッチングして、少なくとも積層プラグの上面を覆うキャッピング導電膜39を形成する工程と、キャッピング導電膜39の表面および層間絶縁膜34の上面に、下部電極40、強誘電体薄膜41および上部電極42を順に形成する工程とを含む。
Claim (excerpt)：
半導体基板の表層部にソース・ドレイン領域を有するトランジスタを形成する工程と、該トランジスタを含む前記半導体基板上に、層間絶縁膜を形成する工程と、該層間絶縁膜をエッチングすることにより、コンタクトホールを形成する工程と、該コンタクトホール内にプラグ膜とバリヤ膜とを積層し、積層プラグを形成する工程と、該積層プラグおよび前記層間絶縁膜の上面に導電層を成長させる工程と、該導電層を、側壁が傾斜するようにエッチングして、少なくとも前記積層プラグの上面を覆うキャッピング導電膜を形成する工程と、該キャッピング導電膜の表面および前記層間絶縁膜の上面に、下部電極、強誘電体薄膜および上部電極を順に形成する工程とを含むことを特徴とする強誘電体メモリ素子の製造方法。
F-Term (15)：
5F083FR02 ,  5F083GA27 ,  5F083JA15 ,  5F083JA17 ,  5F083JA35 ,  5F083JA38 ,  5F083JA39 ,  5F083JA40 ,  5F083JA43 ,  5F083MA05 ,  5F083MA06 ,  5F083MA17 ,  5F083PR33 ,  5F083PR34 ,  5F083PR39
Patent cited by the Patent：
Cited by examiner (9)
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