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J-GLOBAL ID：200903031894459660

半導体装置の製造方法および半導体装置

Inventor：
岡田 晃

About 岡田 晃


Applicant, Patent owner：
富士通マイクロエレクトロニクス株式会社

About 富士通マイクロエレクトロニクス株式会社


Agent (1)： 服部 毅巖
Gazette classification：公開公報
Application number (International application number)：2008001743
Publication number (International publication number)：2009164435
Application date： Jan. 09, 2008
Publication date： Jul. 23, 2009
Summary：
【課題】半導体装置の回路基板と半導体素子との隙間の洗浄効果を高める。【解決手段】回路基板2の表面にソルダーレジスト22を形成し、ソルダーレジスト22に第1の開口を形成して電極21を露出させ、半導体素子3の表面にポリイミド32を形成し、ポリイミド32に第2の開口を形成して電極31を露出させ、電極31に半田バンプ34を形成し、電極21および半田バンプ34の少なくとも一方にフラックスを塗布し、ソルダーレジスト22とポリイミド32とを対向させ電極21に半田バンプ34を接合し、回路基板2と半導体素子3との隙間に洗浄液を供給して隙間に存在するフラックスを洗浄する。フラックスを洗浄する工程前に、ソルダーレジスト22およびポリイミド32の少なくとも一方に凹部を形成する。【選択図】図1
Claim (excerpt)：
表面に第1の電極を備えた回路基板を用意する工程と、 前記回路基板の表面に第1の膜を形成する工程と、 前記第1の膜に第1の開口を形成して、前記第1の電極を露出させる工程と、 表面に第2の電極を備えた半導体素子を用意する工程と、 前記半導体素子の表面に第2の膜を形成する工程と、 前記第2の膜に第2の開口を形成して、前記第2の電極を露出させる工程と、 前記第2の電極に半田バンプを形成する工程と、 前記第1の電極および前記半田バンプの少なくとも一方にフラックスを塗布する工程と、 前記第1の膜と前記第2の膜とを対向させ、前記第1の電極に前記半田バンプを接合する工程と、 前記回路基板と前記半導体素子との隙間に洗浄液を供給して、前記隙間に存在する前記フラックスを洗浄する工程と、 前記フラックスを洗浄する工程前に、前記第1の膜および前記第2の膜の少なくとも一方に凹部を形成する工程と、 を含むことを特徴とする半導体装置の製造方法。
IPC (3)：
H05K 3/34 ,  H01L 21/60 ,  B08B 3/02
FI (6)：
H05K3/34 501Z ,  H05K3/34 507C ,  H01L21/60 311Q ,  B08B3/02 A ,  H05K3/34 503Z ,  H05K3/34 502Z
F-Term (19)：
3B201AA02 ,  3B201AB45 ,  3B201BB02 ,  3B201BB03 ,  3B201BB87 ,  3B201CB12 ,  3B201CD33 ,  5E319AA03 ,  5E319AB05 ,  5E319AC02 ,  5E319BB04 ,  5E319BB20 ,  5E319CC33 ,  5E319CD21 ,  5E319GG03 ,  5E319GG07 ,  5F044KK12 ,  5F044LL01 ,  5F044QQ01
Patent cited by the Patent：
Cited by applicant (1) Cited by examiner (6)
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