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J-GLOBAL ID:200903034117263883

半導体装置およびその製造方法

Inventor:
Applicant, Patent owner:
Agent (1): 奥田 誠司
Gazette classification:公開公報
Application number (International application number):2004243852
Publication number (International publication number):2006066438
Application date: Aug. 24, 2004
Publication date: Mar. 09, 2006
Summary:
【課題】ゲート絶縁膜における絶縁耐圧を改善して、信頼性の高い半導体装置を提供する。【解決手段】第1半導体層42の上に形成された第2半導体層44と、第1半導体層42から電気的に絶縁されたゲート電極53と、ソース電極51およびドレイン電極55と、ゲート絶縁膜49と、少なくとも一部が第1導電型のウェル領域45の内部に形成され、ソース電極51に電気的に接触する第2導電型のソース領域47と、ドリフト領域43とを備え、第2半導体層44における所定の領域は、第2導電型層を含む蓄積チャネル領域であり、ウェル領域45の内部に形成され、かつ、ソース領域47と接する補助ソース領域48をさらに有し、ソース領域47はゲート電極53によってオーバーラップされておらず、補助ソース領域48の一部はゲート電極53によってオーバーラップされており、補助ソース領域48の総ドーズ量は、ソース領域47の総ドーズ量よりも少ない。【選択図】図1
Claim (excerpt):
基板と、 前記基板の主面上に設けられた第1半導体層と、 前記第1半導体層上に形成された第2半導体層と、 前記第1半導体層から電気的に絶縁され、前記第2半導体層における所定の領域の電気抵抗を変化させることができるゲート電極と、 前記所定の領域の電気抵抗に応じて、前記第2半導体層を介して電気的に接続され得るソース電極およびドレイン電極と 前記第2半導体層と前記ゲート電極との間に設けられたゲート絶縁膜と を備えた半導体装置であって、 前記第1半導体層に形成された第1導電型のウェル領域と、 少なくとも一部が前記ウェル領域の内部に形成され、前記ソース電極に電気的に接触する第2導電型のソース領域と、 前記第1半導体層のうち前記ウェル領域が形成されていない部分から構成される第2導電型のドリフト領域と をさらに備え、 前記第2半導体層における所定の領域は、第2導電型層を含む蓄積チャネル領域であり、 前記第1半導体層は、前記ウェル領域の内部に形成され、かつ、前記ソース領域と接する第2導電型の補助ソース領域をさらに有し、 前記ソース領域は前記ゲート電極によってオーバーラップされておらず、前記補助ソース領域の一部は前記ゲート電極によってオーバーラップされており、 前記補助ソース領域の総ドーズ量は、前記ソース領域の総ドーズ量よりも少ない半導体装置。
IPC (3):
H01L 29/78 ,  H01L 29/12 ,  H01L 21/336
FI (8):
H01L29/78 652T ,  H01L29/78 652B ,  H01L29/78 652K ,  H01L29/78 654C ,  H01L29/78 301B ,  H01L29/78 301S ,  H01L29/78 658E ,  H01L29/78 658F
F-Term (23):
5F140AA05 ,  5F140AA19 ,  5F140AA30 ,  5F140AC02 ,  5F140AC04 ,  5F140AC23 ,  5F140BA02 ,  5F140BA16 ,  5F140BA20 ,  5F140BB06 ,  5F140BE07 ,  5F140BE17 ,  5F140BH13 ,  5F140BH15 ,  5F140BH17 ,  5F140BH21 ,  5F140BH30 ,  5F140BH43 ,  5F140BH49 ,  5F140BK13 ,  5F140BK21 ,  5F140BK22 ,  5F140BK23
Patent cited by the Patent:
Cited by applicant (2) Cited by examiner (9)
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