Pat
J-GLOBAL ID:200903051631998088

めっき方法

Inventor:
Applicant, Patent owner:
Agent (4): 渡邉 勇 ,  堀田 信太郎 ,  小杉 良二 ,  森 友宏
Gazette classification:公開公報
Application number (International application number):2003423419
Publication number (International publication number):2004218080
Application date: Dec. 19, 2003
Publication date: Aug. 05, 2004
Summary:
【課題】 例え高アスペスト比な凹部であっても、この凹部内に欠陥のない健全な導電材料からなる埋込み配線を形成でき、更に、基板表面に微細穴と大穴が混在しても、めっき膜の平坦性を向上させて、その後のCMP加工をディッシングの発生を防止しつつ短時間で行うことができるようにする。【解決手段】 カソード電極に接続される基板の表面とアノード電極との間に高抵抗構造体を配置し、前記カソード電極と前記アノード電極との間に一定電圧を印加しながら、前記基板と前記アノード電極との間をめっき液で満たし、前記カソード電極と前記アノード電極との間を流れる電流を一定に制御しながら前記基板の表面にめっき膜を成長させる。【選択図】 図12
Claim (excerpt):
カソード電極に接続される基板の表面とアノード電極との間に高抵抗構造体を配置し、 前記カソード電極と前記アノード電極との間に電圧を印加しながら、前記基板と前記アノード電極との間をめっき液で満たし、 前記カソード電極と前記アノード電極との間を流れる電流を一定に制御しながら前記基板の表面にめっき膜を成長させることを特徴とするめっき方法。
IPC (3):
C25D7/12 ,  C25D21/12 ,  H01L21/288
FI (3):
C25D7/12 ,  C25D21/12 A ,  H01L21/288 E
F-Term (20):
4K024AA09 ,  4K024BB12 ,  4K024CA01 ,  4K024CA06 ,  4K024CA07 ,  4K024CB01 ,  4K024CB02 ,  4K024CB03 ,  4K024CB04 ,  4K024CB08 ,  4K024CB11 ,  4K024CB18 ,  4K024DA10 ,  4K024DB07 ,  4K024DB10 ,  4M104BB04 ,  4M104DD09 ,  4M104DD52 ,  4M104DD75 ,  4M104FF16
Patent cited by the Patent:
Cited by examiner (8)
Show all

Return to Previous Page