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J-GLOBAL ID：200903067438795041

不揮発性半導体記憶装置

Inventor： 佐久間 誠 ,  荒井 史隆 ,  松永 泰彦
Applicant, Patent owner： 株式会社東芝
Agent (6)： 鈴江 武彦 ,  河野 哲 ,  中村 誠 ,  蔵田 昌俊 ,  村松 貞男 ,  橋本 良郎
Gazette classification：公開公報
Application number (International application number)：2003329996
Publication number (International publication number)：2005101066
Application date： Sep. 22, 2003
Publication date： Apr. 14, 2005
Summary：

【課題】不揮発性半導体記憶装置において、書き込み電圧を低減でき、大容量で高速化を図ることが困難であった。【解決手段】基板11上にゲート絶縁膜12を介して、第1の方向に周期的に浮遊ゲート13と制御ゲート16とが交互に配列される。浮遊ゲートは、断面形状が矩形状の第1の部分13aと、第1の部分の略中央部上に位置し断面形状が矩形状でありかつ第1の方向に平行な方向における長さが第1の部分よりも小さな第2の部分13bとからなる。制御ゲートは、隣り合う一対の浮遊ゲートの第2の部分間の第3の部分16aと、隣り合う一対の浮遊ゲートの第1の部分の相互間に位置する第4の部分16bとからなる。浮遊ゲート及びその両側に位置する一対の制御ゲートによって1個のメモリセルが構成され、隣り合うメモリセルはその間に位置する制御ゲートを共有し、浮遊ゲートとその両側の一対の制御ゲートとの容量結合により浮遊ゲートが駆動される。【選択図】図2

Claim (excerpt)：

半導体基板上に形成されたゲート絶縁膜と、 上記基板の同一平面上で第1の方向に周期的に配置され、上記ゲート絶縁膜に接し、上記第1の方向に平行かつ上記基板に対して垂直な方向を含んだ平面で切断した断面形状が略矩形状の第1の部分と、この第1の部分の略中央部上に位置し上記第1の方向に平行かつ上記基板に対して垂直な方向を含んだ平面で切断した断面形状が略矩形状でありかつ第1の方向に平行な長さが上記第1の部分よりも小さな第2の部分とからなる複数の浮遊ゲートと、 上記複数の各浮遊ゲートの相互間及び両端部に位置する浮遊ゲートの側面に位置するように上記第1の方向に周期的に配置され、隣り合う一対の上記浮遊ゲートの第2の部分の相互間に位置する第3の部分と、隣り合う一対の浮遊ゲートの上記第1の部分の相互間に位置し、上記第3の部分と一体的に設けられた第4の部分とからなる複数の制御ゲートと、 上記複数の各浮遊ゲートと上記複数の各制御ゲートとの間及び上記複数の各制御ゲートと上記基板との間を絶縁するゲート間絶縁膜とを具備し、 上記複数の各浮遊ゲート及びその両側に位置する一対の上記制御ゲートによって1個のメモリセルが構成され、隣り合う一対の各メモリセルではその間に位置する制御ゲートを共有し、各メモリセルでは各浮遊ゲートとその両側に位置する一対の上記制御ゲートとの容量結合により各浮遊ゲートが駆動されることを特徴とする不揮発性半導体記憶装置。

IPC (4)：

H01L21/8247 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792

FI (2)：

H01L27/10 434 ,  H01L29/78 371

F-Term (37)：

5F083EP02 ,  5F083EP24 ,  5F083EP32 ,  5F083EP55 ,  5F083EP56 ,  5F083EP76 ,  5F083ER03 ,  5F083ER19 ,  5F083JA02 ,  5F083JA04 ,  5F083JA19 ,  5F083JA32 ,  5F083JA35 ,  5F083JA39 ,  5F083JA40 ,  5F083LA12 ,  5F083LA16 ,  5F083NA01 ,  5F083PR03 ,  5F083PR21 ,  5F083PR29 ,  5F083PR39 ,  5F083PR40 ,  5F101BA02 ,  5F101BA29 ,  5F101BA36 ,  5F101BB04 ,  5F101BB17 ,  5F101BC01 ,  5F101BD22 ,  5F101BD34 ,  5F101BE02 ,  5F101BE05 ,  5F101BE07 ,  5F101BH02 ,  5F101BH14 ,  5F101BH19

Patent cited by the Patent：

Cited by applicant (3)

• 半導体記憶装置及びその製造方法
  Gazette classification：公開公報   Application number：特願平9-305300   Applicant：株式会社東芝
• 不揮発性半導体記憶素子及びその製造方法
  Gazette classification：公開公報   Application number：特願2001-012442   Applicant：ソニー株式会社
• 多値不揮発性半導体記憶装置
  Gazette classification：公開公報   Application number：特願2000-232657   Applicant：株式会社日立製作所, 株式会社日立超エル・エス・アイ・システムズ

Cited by examiner (10)

• フラッシュメモリおよびその製造方法
  Gazette classification：公開公報   Application number：特願平10-345771   Applicant：日本電気株式会社
• スケーラブルな自己整合されたデュアルフローティングゲートメモリセルアレイおよび前記アレイの形成方法
  Gazette classification：公表公報   Application number：特願2003-519998   Applicant：サンディスクコーポレイション
• 特開昭61-058272
  
• 半導体記憶装置
  Gazette classification：公開公報   Application number：特願平11-339200   Applicant：松下電器産業株式会社
• 不揮発性半導体装置およびその製造方法
  Gazette classification：公開公報   Application number：特願2001-018708   Applicant：三菱電機株式会社
• 半導体記憶装置
  Gazette classification：公開公報   Application number：特願平7-169872   Applicant：株式会社東芝
• 半導体装置及びその製造方法
  Gazette classification：公開公報   Application number：特願平11-025723   Applicant：株式会社日立製作所
• 半導体装置、及び、不揮発性メモリの製造方法
  Gazette classification：公開公報   Application number：特願2001-324141   Applicant：株式会社東芝
• メモリセル電荷記憶素子あたりに二重のコントロールゲートを有するフラッシュメモリセルアレイ
  Gazette classification：公表公報   Application number：特願2004-548375   Applicant：サンディスクコーポレイション
• 不揮発性メモリ素子及びその製造方法
  Gazette classification：公開公報   Application number：特願2000-395492   Applicant：株式会社ハイニックスセミコンダクター