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J-GLOBAL ID：200903067445857869

クロック制御回路

Inventor：
戸田 春希

About 戸田 春希


Applicant, Patent owner：
株式会社東芝

About 株式会社東芝


Agent (1)： 鈴江 武彦 (外6名)
Gazette classification：公開公報
Application number (International application number)：1997100490
Publication number (International publication number)：1998069326
Application date： Apr. 17, 1997
Publication date： Mar. 10, 1998
Summary：
【要約】【課題】 内部クロックに同期させてデ-タ転送を行うシステムにおいて当該内部クロックを外部クロックに正確に同期させる。【解決手段】 外部クロックCKは、バッファ13を経由し、スキュ-D1を有する内部クロックCLKとなる。この内部クロックCLKは、遅延量Aを有する遅延回路32、遅延量2×Δを形成する遅延ユニットアレイ33-1〜33-n及び遅延量D2を有する遅延回路34を経由することにより、補正内部クロックCK ́となり、外部クロックCKに同期する。各遅延ユニットは、状態保持部を有し、前進パルスが経由した遅延ユニットについては、状態保持部が所定の状態に固定される。これにより、正確に遅延量2×Δが形成される。
Claim (excerpt)：
直列に接続された複数の遅延ユニットから構成され、各々の遅延ユニットは、前進パルスを一定の遅延量だけ遅らせて後段の遅延ユニットに伝達する前進パルス遅延回路と、後進パルスを前記一定の遅延量だけ遅らせて前段の遅延ユニットに伝達する後進パルス遅延回路と、内部クロックのパルスが前記複数の遅延ユニットに入力されていない場合に前記前進パルスが入力されると第1状態に設定され、前記内部クロックのパルスが前記複数の遅延ユニットに入力されている場合に前記後進パルスが入力されると第2状態に設定される状態保持部とから構成され、前記前進パルスは、初段の遅延ユニットに入力され、前記後進パルスのフロントエッジは、前記内部クロックのパルスが前記複数の遅延ユニットに入力された時に状態保持部が第2状態の遅延ユニットのうち最も前記初段の遅延ユニットに近い遅延ユニットで形成され、前記後進パルスは、前記初段の遅延ユニットから出力されることを特徴とする遅延アレイ。
IPC (6)：
G06F 1/10 ,  G06F 13/42 350 ,  G11C 11/407 ,  G11C 19/00 ,  H03K 5/135 ,  H03L 7/00
FI (7)：
G06F 1/04 330 A ,  G06F 13/42 350 A ,  G11C 19/00 K ,  H03K 5/135 ,  H03L 7/00 D ,  G11C 11/34 354 C ,  G11C 11/34 362 S
Patent cited by the Patent：
Cited by examiner (8)
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