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J-GLOBAL ID：200903076016313620

半導体装置およびその製造方法

Inventor：
飯塚 敏洋

About 飯塚 敏洋

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山本 朝恵

About 山本 朝恵

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戸田 麻美

About 戸田 麻美

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山道 新太郎

About 山道 新太郎


Applicant, Patent owner：
NECエレクトロニクス株式会社

About NECエレクトロニクス株式会社


Agent (1)： 徳丸 達雄
Gazette classification：公開公報
Application number (International application number)：2005201425
Publication number (International publication number)：2005328079
Application date： Jul. 11, 2005
Publication date： Nov. 24, 2005
Summary：
【課題】 リーク電流を減少させ、かつ容量値を増加させることのできる薄膜キャパシタを提供する。【解決手段】 上部電極3および下部電極1は、TiN,Ti,W,WN,Pt,Ir,Ruの金属窒化物中から選ばれる少なくとも1つの材料から成り、容量絶縁膜2は、原子層成長(Atomic Layer Deposition:以下ALDという)法により形成したZrO2 、HfO2 、(Zrx ,Hf1-x )O2 (0<x<1)、(Zry ,Ti1-y )O2 (0<y<1)、(Hfz ,Ti1-z )O2 (0<z<1)あるいは(Zrk ,Til ,Hfm )O2 (0<k,l,m<1かつk+l+m=1)の少なくとも1つから選ばれる材料から成る。【選択図】 図1
Claim (excerpt)：
同一チップにロジック部とDRAM部とを形成したロジック混載DRAMであって前記ロジック部がゲート電極およびソース/ドレイン拡散層領域からなる第1トランジスタを有し前記DRAMがゲート電極およびソース/ドレイン拡散層領域からなる第2トランジスタとMIM(Metal-Insulator-Metal)キャパシタとを有するロジック混載DRAMとしての半導体装置の製造方法であって、前記第1トランジスタのソース/ドレイン拡散層領域と前記第2トランジスタのソース/ドレイン拡散層領域にシリサイド層を形成し、前記第2トランジスタのシリサイド層と前記MIMキャパシタの金属下部電極を接続する金属プラグを形成し、前記金属下部電極上に容量絶縁膜であるZrO2 、HfO2 、(Zrx ,Hf1-x )O2 (0<x<1)、(Zry ,Ti1-y )O2 (0<y<1)、(Hfz ,Ti1-z )O2 (0<z<1)あるいは(Zrk ,Til ,Hfm )O2 (0<k,l,m<1かつk+l+m=1)の少なくとも1つから選ばれる材料を原子層成長法(Atomic Layer Deposition)により形成し、前記容量絶縁膜上に金属上部電極を形成することを特徴とする半導体装置の製造方法。
IPC (2)：
H01L21/8242 ,  H01L27/108
FI (5)：
H01L27/10 651 ,  H01L27/10 615 ,  H01L27/10 621B ,  H01L27/10 621C ,  H01L27/10 621Z
F-Term (19)：
5F083AD14 ,  5F083AD24 ,  5F083AD42 ,  5F083AD48 ,  5F083AD56 ,  5F083GA06 ,  5F083JA02 ,  5F083JA06 ,  5F083JA35 ,  5F083JA38 ,  5F083JA39 ,  5F083JA40 ,  5F083JA53 ,  5F083MA06 ,  5F083MA17 ,  5F083MA20 ,  5F083PR21 ,  5F083PR33 ,  5F083ZA12
Patent cited by the Patent：
Cited by examiner (13)
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