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J-GLOBAL ID：200903079226646389

強誘電体メモリ装置及びその製造方法

Inventor：
▲鄭▼東鎭

About ▲鄭▼東鎭


Applicant, Patent owner：
三星電子株式会社

About 三星電子株式会社


Agent (1)： 大塚 康徳 (外1名)
Gazette classification：公開公報
Application number (International application number)：1997146675
Publication number (International publication number)：1998056143
Application date： Jun. 04, 1997
Publication date： Feb. 24, 1998
Summary：
【要約】【課題】強誘電体メモリ装置及びその製造方法を提供する。【解決手段】強誘電体キャパシタの下部電極118と第1層間絶縁膜110との間に接着強化層116を形成し、強誘電体キャパシタの強誘電体膜パターン120と上部電極124との間に拡散障壁層122を形成する。これによりキャパシタの電極と層間絶縁膜との間又は強誘電体膜パターンと電極との間の接着力が向上される上に、強誘電体膜パターンを構成する物質が層間絶縁膜に拡散される現象を防止する。
Claim (excerpt)：
1本のビットラインを共有する一対のセルがマトリックス状に配列されたセルアレイ領域を具備する強誘電体メモリ装置において、前記一対のセルは半導体基板と、前記半導体基板の所定領域にバー状の活性領域を限定する非活性領域と、前記活性領域を横切って平行に配置された一対のワードラインと、前記一対のワードラインの間の活性領域に形成されたドレイン領域と、前記ドレイン領域と隣接した活性領域に形成された一対のソース領域と、前記の各ソース領域と隣接した非活性領域上に形成された一対の下部電極と、前記の各下部電極の所定領域上に形成された一対の強誘電体膜パターンと、前記の各強誘電体膜パターンの所定領域を露出させる一対の上部電極コンタクトと、前記の各上部電極コンタクトを通して前記の各強誘電体膜パターンと接触された一対の上部電極と、前記の各上部電極の所定領域を露出させる一対のプレートラインコンタクトと、前記プレートラインコンタクトを通して前記の各上部電極と連結された一対のプレートラインと、前記の各下部電極の所定領域を露出させる一対の第1下部電極配線コンタクトと、前記の各ソース領域の所定領域を露出させる一対の第2下部電極配線コンタクトと、前記第1下部電極配線コンタクト及び前記第2下部電極配線コンタクトを通して、隣接した前記ソース領域と前記下部電極とを接続する一対の下部電極配線と、前記ドレイン領域の所定領域を露出させるビットコンタクトと、前記ビットコンタクトを通して前記ドレイン領域と連結され、前記下部電極配線と所定の距離を保つように形成されたビットラインとを含むことを特徴とする強誘電体メモリ装置。
IPC (8)：
H01L 27/10 451 ,  H01L 27/04 ,  H01L 21/822 ,  H01L 27/108 ,  H01L 21/8242 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792
FI (4)：
H01L 27/10 451 ,  H01L 27/04 C ,  H01L 27/10 651 ,  H01L 29/78 371
Patent cited by the Patent：
Cited by examiner (15)
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