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J-GLOBAL ID：201003067346473227

半導体装置およびその製造方法

Inventor：
武井 学

About 武井 学


Applicant, Patent owner：
富士電機ホールディングス株式会社

About 富士電機ホールディングス株式会社


Agent (1)： 松本 洋一
Gazette classification：公開公報
Application number (International application number)：2009258617
Publication number (International publication number)：2010141310
Application date： Nov. 12, 2009
Publication date： Jun. 24, 2010
Summary：
【課題】できるかぎり低コストの製造プロセスを用い、高良品率でIE効果が大きくオン電圧が低く、局所的な電界集中を抑制して高耐圧化することができる。【解決手段】n型半導体基板1の表面に、複数の並行トレンチ15と、該並行トレンチ15間に前記トレンチ15より幅の狭い突起状半導体領域を有し、該突起状半導体領域に、p型ベース層2と該p型ベース層2の表面側のn++領域を備え、前記突起状半導体領域の側壁にはゲート絶縁膜4aを介してゲート電極6を有する半導体装置であって、前記トレンチ15の深さが0.5μm乃至3.0μm、該トレンチの短辺幅が1.0μm以上であって、前記突起状半導体領域の短辺幅が0.5μm乃至3.0μmより広く、前記ゲート電極6の主材料が導電性ポリシリコンであって、厚さが0.2μm乃至1.0μmである半導体装置とする。【選択図】 図4
Claim (excerpt)：
第1導電型半導体基板の一方の主面側に、複数の並行トレンチと該並行トレンチに挟まれ、前記並行トレンチより幅の狭い突起状半導体領域を有し、該突起状半導体領域に、第2導電型ベース層と該第2導電型ベース層の表面側に第1導電型領域を備え、前記突起状半導体領域の側壁にはゲート絶縁膜を介してゲート電極を備える半導体装置であって、前記突起状半導体領域の短辺幅が0.5μm乃至3.0μm、前記トレンチの深さが0.5μm乃至3.0μm、該トレンチの短辺幅が1.0μm以上であって前記突起状半導体領域の短辺幅より広く、前記ゲート電極の主材料が導電性多結晶シリコンであって、厚さが0.2μm乃至1.0μmであることを特徴とする半導体装置。
IPC (4)：
H01L 29/739 ,  H01L 29/78 ,  H01L 21/336 ,  H01L 29/06
FI (7)：
H01L29/78 655A ,  H01L29/78 658E ,  H01L29/78 658G ,  H01L29/78 652P ,  H01L29/78 658A ,  H01L29/78 653A ,  H01L29/78 652C
Patent cited by the Patent：
Cited by applicant (9)
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Cited by examiner (9)
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