特許
J-GLOBAL ID：200903092959109882

不揮発性半導体記憶装置

発明者：
丹沢 徹

丹沢 徹 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-212964
公開番号（公開出願番号）：特開2000-049312
出願日： 1998年07月28日
公開日（公表日）： 2000年02月18日
要約：
【要約】【課題】 メモリセルアレイブロックに対するロウデコーダやカラムゲートの面積の比率を下げ、メモリセルサイズを縮小することが困難であった。【解決手段】 各メモリコア部11〜14はメモリセルアレイブロック(MCAB)19と、ローカルロウデコーダ(LRDC)20と、ローカルカラムゲート(LCG)21とから構成される。グローバルローデコーダ(GRDC)22a、22bは、グローバルワード線(GWL)を選択する。グローバルカラムゲート(GCG)はグローバルビット線(GBL)を選択する。ローカルロウデコーダ(LRDC)20、及びローカルカラムゲート(LCG)21は選択されたグローバルワード線(GWL)、グローバルビット線(GBL)に応じてメモリセルアレイブロック内のメモリセルを選択する。
請求項（抜粋）：
複数の不揮発性半導体メモリセルと、これら複数のメモリセルに接続された複数のローカルワード線と、前記複数のメモリセルに接続された複数のローカルビット線と、前記複数のメモリセルに接続されたソース線とからなる複数のメモリセルアレイブロックと、前記メモリセルアレイブロック毎に設けられ、前記ローカルワード線を選択する複数の第1のローデコーダと、前記メモリセルアレイブロック毎に設けられ、前記ローカルビット線を選択する複数の第1のカラムゲートと、グローバルワード線により複数の前記第1のローデコーダに接続される第2のローデコーダと、グローバルビット線により複数の前記第1のカラムゲートに接続される第2のカラムゲートと、前記第2のカラムゲートに接続され、書き込みデータを前記第2のカラムデコーダに供給する書き込み回路と、前記第2のカラムゲートに接続され、前記第1、第2のカラムゲートを介して前記メモリセルから読み出されたデータを検出するセンスアンプとを具備することを特徴とする不揮発性半導体記憶装置。
IPC (6件)：
H01L 27/115 ,  G11C 16/06 ,  H01L 27/10 481 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792
FI (4件)：
H01L 27/10 434 ,  H01L 27/10 481 ,  G11C 17/00 633 A ,  H01L 29/78 371
Fターム (21件)：
5B025AD02 ,  5F001AA23 ,  5F001AB02 ,  5F001AD52 ,  5F001AD62 ,  5F001AE08 ,  5F001AG09 ,  5F083EP02 ,  5F083EP22 ,  5F083ER22 ,  5F083GA09 ,  5F083KA06 ,  5F083KA12 ,  5F083LA03 ,  5F083LA04 ,  5F083LA05 ,  5F083LA06 ,  5F083LA07 ,  5F083LA10 ,  5F083LA20 ,  5F083ZA13
引用特許：
出願人引用 (8件)
全件表示
審査官引用 (5件)
全件表示

前のページに戻る

TOP

BOTTOM