特許
J-GLOBAL ID:200903000522310005

半導体装置および半導体装置の製造方法

発明者:
出願人/特許権者:
代理人 (11件): 前田 弘 ,  竹内 宏 ,  嶋田 高久 ,  竹内 祐二 ,  今江 克実 ,  藤田 篤史 ,  二宮 克也 ,  原田 智雄 ,  井関 勝守 ,  関 啓 ,  杉浦 靖也
公報種別:公開公報
出願番号(国際出願番号):特願2007-312701
公開番号(公開出願番号):特開2008-211172
出願日: 2007年12月03日
公開日(公表日): 2008年09月11日
要約:
【課題】電流コラプスの発生を抑制できるIII族窒化物半導体トランジスタおよびその製造方法を提供する。【解決手段】FET1では、第1窒化物半導体層103の上に第2窒化物半導体層104が設けられ、少なくとも一部が第2窒化物半導体層104に接するようにソース電極106およびドレイン電極107が設けられている。第2窒化物半導体層104の上面においてソース電極106とドレイン電極107との間に位置するように凹部110aが形成されており、ゲート電極108が凹部110aの開口を覆うように凹部110aの上方に設けられている。【選択図】図1
請求項(抜粋):
基板と、 前記基板の上方に設けられた第1窒化物系化合物半導体層と、前記第1窒化物系化合物半導体層の上方に設けられ、バンドギャップが前記第1窒化物系化合物半導体層よりも大きい第2窒化物系化合物半導体層とを有する積層型半導体層と、 少なくとも一部分が前記積層型半導体層に接するように設けられたソース電極およびドレイン電極と、 前記積層型半導体層の上面のうち前記ソース電極と前記ドレイン電極との間に位置するように設けられ、前記積層型半導体層の層厚方向に凹む凹部と、 前記凹部の開口を覆うように前記凹部の上方に設けられたゲート電極とを備えた、半導体装置。
IPC (12件):
H01L 21/338 ,  H01L 29/778 ,  H01L 29/812 ,  H01L 21/337 ,  H01L 29/808 ,  H01L 29/41 ,  H01L 29/423 ,  H01L 29/47 ,  H01L 29/872 ,  H01L 21/28 ,  H01L 21/306 ,  H01L 29/06
FI (9件):
H01L29/80 H ,  H01L29/80 F ,  H01L29/80 C ,  H01L29/44 L ,  H01L29/58 Z ,  H01L29/48 D ,  H01L21/28 301B ,  H01L21/302 105A ,  H01L29/06 301F
Fターム (55件):
4M104AA04 ,  4M104AA07 ,  4M104BB05 ,  4M104BB06 ,  4M104BB07 ,  4M104BB14 ,  4M104BB36 ,  4M104BB40 ,  4M104CC01 ,  4M104CC03 ,  4M104DD35 ,  4M104DD37 ,  4M104DD68 ,  4M104EE01 ,  4M104EE02 ,  4M104EE14 ,  4M104EE16 ,  4M104EE17 ,  4M104FF13 ,  4M104FF27 ,  4M104FF31 ,  4M104GG12 ,  4M104HH15 ,  4M104HH20 ,  5F004DA04 ,  5F004DB19 ,  5F102FA03 ,  5F102GB01 ,  5F102GC01 ,  5F102GD01 ,  5F102GD04 ,  5F102GD10 ,  5F102GJ02 ,  5F102GJ03 ,  5F102GJ04 ,  5F102GJ10 ,  5F102GK04 ,  5F102GL04 ,  5F102GM04 ,  5F102GM10 ,  5F102GQ01 ,  5F102GR04 ,  5F102GR09 ,  5F102GR10 ,  5F102GS01 ,  5F102GS03 ,  5F102GS04 ,  5F102GS06 ,  5F102GT03 ,  5F102GV05 ,  5F102GV06 ,  5F102GV07 ,  5F102GV08 ,  5F102HC07 ,  5F102HC15
引用特許:
出願人引用 (3件) 審査官引用 (5件)
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