特許
J-GLOBAL ID：200903001564291635

半導体集積回路

発明者：
菅野 雄介

菅野 雄介 について

, 
小野内 雅文

小野内 雅文 について


出願人/特許権者：
株式会社ルネサステクノロジ

株式会社ルネサステクノロジ について


代理人 (1件)： 玉村 静世
公報種別：公開公報
出願番号（国際出願番号）：特願2006-252772
公開番号（公開出願番号）：特開2008-078754
出願日： 2006年09月19日
公開日（公表日）： 2008年04月03日
要約：
【課題】半導体集積回路においてスキャンラッチのためのデータ保持と共に電源遮断時のデータ保持に要する回路規模を小さくする。【解決手段】回路ブロックCKBは、信号経路RPASS及びテスト経路TPASSの途中に配置された複数のパルスラッチ回路DRPLを備える。パルスラッチ回路は、電源供給遮断の対象とされ、クロック同期でデータを入力してラッチするマスタラッチ回路MLと、電源供給遮断の非対象とされ、データをスタティックにラッチするスレーブラッチ回路SLと、マスタラッチ回路とスレーブラッチ回路の記憶ノードをデータ転送可能に選択的に接続するデータ転送回路DTを有する。パルスラッチ回路は、電源遮断モードでマスタラッチ回路からスレーブラッチ回路に記憶データを退避させ、電源再開モードで記憶データをマスタラッチ回路に復帰させ、スキャン動作モードでメインラッチ回路からスレーブラッチ回路にスキャンデータを転送する。【選択図】図2
請求項（抜粋）：
選択的に電源の供給が遮断可能にされた回路ブロックを有し、 前記回路ブロックは信号経路及びテスト経路の途中に配置された複数のデータ保持素子を備え、 前記データ保持素子は、電源供給遮断の対象とされクロック同期でデータを入力してラッチする第1ラッチ回路、電源供給遮断の非対象とされデータをスタティックにラッチする第2ラッチ回路、及び前記第1ラッチ回路の記憶ノードと前記第2ラッチ回路の記憶ノードとをデータ転送可能に選択的に接続する転送回路を有し、 前記テスト経路から入力されるデータを前記第1ラッチ回路、前記転送回路、及び前記第2ラッチ回路を通して前記テスト経路に伝播する第1動作モードと、 前記信号経路から入力されるデータを前記第1ラッチ回路を通して前記信号経路に伝播する第2動作モードと、 電源の供給が遮断されるとき前記第1ラッチ回路の記憶データを前記転送回路を通して前記第2ラッチ回路に退避する第3動作モードと、 前記電源の供給を再開するとき前記第2ラッチ回路の記憶データを前記転送回路を通して前記第1ラッチ回路に復帰する第4動作モードと、を有する半導体集積回路。
IPC (3件)：
H03K 19/00 ,  H03K 19/096 ,  H03K 3/037
FI (3件)：
H03K19/00 A ,  H03K19/096 A ,  H03K3/037 B
Fターム (11件)：
5J043AA09 ,  5J043HH02 ,  5J043JJ08 ,  5J043JJ10 ,  5J056AA03 ,  5J056BB60 ,  5J056CC03 ,  5J056CC14 ,  5J056DD13 ,  5J056EE07 ,  5J056FF07
引用特許：
出願人引用 (7件)
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審査官引用 (3件)

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