特許
J-GLOBAL ID：200903002999654590

2線式データバスのエラー認識用回路構成

発明者：
マッティアス、ムート

マッティアス、ムート について

, 
トーマス、シュールマン

トーマス、シュールマン について


出願人/特許権者：
コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ

コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ について


代理人 (1件)： 吉武 賢次 (外5名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-367017
公開番号（公開出願番号）：特開2002-232492
出願日： 2001年11月30日
公開日（公表日）： 2002年08月16日
要約：
【要約】【課題】 確実にエラー認識可能な2線式データバスの回路構成を提供する。【解決手段】 2本のバスライン上でドミナントビットが別々に送信される2線式データバスのエラー認識用回路構成は、差動電流を測定する手段4を備える。この差動電流はデータバス上でドミナントビットを送信する時に2本のバスラインを駆動する駆動電流の差が送信機内で測定されるものである。上記回路構成には、駆動電流間の差が所定の制限値を超えるとエラー信号を供給する評価手段5がさらに設けられる。
請求項（抜粋）：
送信されたドミナントビットが2本のバスライン上に別々に送信される2線式データバスのエラー認識用回路構成であって、前記データバス上にドミナントビットを送信するときに前記2本のバスラインを駆動する駆動電流の差を送信機内で測定する差動電流測定手段を備え、前記駆動電流間の差が所定の制限値を超えるときに、エラー信号を供給する評価手段が設けられていることを特徴とする回路構成。
IPC (2件)：
H04L 25/02 ,  H04L 25/02 301
FI (3件)：
H04L 25/02 V ,  H04L 25/02 J ,  H04L 25/02 301 Z
Fターム (4件)：
5K029CC01 ,  5K029DD23 ,  5K029KK21 ,  5K029LL16
引用特許：
出願人引用 (7件)
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審査官引用 (7件)
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