特許
J-GLOBAL ID：200903003883190968
フラッシュメモリ素子のフローティングゲート形成方法
発明者：
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出願人/特許権者：
代理人 (1件)：
中川 周吉 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-094982
公開番号（公開出願番号）：特開2002-026159
出願日： 2001年03月29日
公開日（公表日）： 2002年01月25日
要約：
【要約】【課題】 比較的大きいデザインルールを用いてフローティングゲート間の間隔を最小化することができるフラッシュメモリ素子のフローティングゲート形成方法を提供すること。【解決手段】 本発明は、所定の領域にフィールド酸化膜が形成された半導体基板上にトンネル酸化膜及びポリシリコン膜を形成する段階と、前記ポリシリコン膜上に第1PSG膜を形成した後、パターニングする段階と、全体構造の上に第2PSG膜を形成した後、全面エッチングして前記第1PSG膜パターン側壁にスペーサを形成する段階と、前記スペーサが形成された第1PSG膜パターンをマスクとしたエッチング工程によって前記ポリシリコン膜及びトンネル酸化膜をエッチングする段階と、前記第1PSG膜パターン及びスペーサを除去する段階とを含んでなることを特徴とし、前記第1PSG膜及びスペーサを50:1HFまたは9:1BOEによって除去することを特徴とする。
請求項（抜粋）：
所定の領域にフィールド酸化膜を形成する半導体基板上にトンネル酸化膜及びポリシリコン膜を形成する段階と、前記ポリシリコン膜上に第1PSG膜を形成した後、パターニングする段階と、全体構造の上に第2PSG膜を形成した後、全面エッチングして前記第1PSG膜パターンの側壁にスペーサを形成する段階と、前記スペーサが形成された第1PSG膜パターンをマスクとしたエッチング工程によって前記ポリシリコン膜及びトンネル酸化膜をエッチングする段階と、前記第1PSG膜パターン及びスペーサを除去する段階とを含んでなることを特徴とするフラッシュメモリ素子のフローティングゲート形成方法。
IPC (4件)：
H01L 21/8247
, H01L 29/788
, H01L 29/792
, H01L 27/115
H01L 29/78 371
, H01L 27/10 434
