特許
J-GLOBAL ID：200903004178724259
機能拡張型メモリコントローラを備えるグラフィックス処理システム
発明者：
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出願人/特許権者：
代理人 (1件)：
小笠原 史朗
公報種別：公開公報
出願番号（国際出願番号）：特願2001-133526
公開番号（公開出願番号）：特開2002-189629
出願日： 2001年04月27日
公開日（公表日）： 2002年07月05日
要約：
【要約】 (修正有)【解決手段】 特定用途向けグラフィックス&音声プロセッサを備えるグラフィックスシステムにおいて、メモリコントローラは、メインメモリへのアクセスをシークする様々な競合メモリ間の調停、メモリアクセス要求リソースのメモリ待ち時間および帯域幅必要条件の対処、バスターンアラウンドを減少させるためのバッファ書き込み、メインメモリのリフレッシュ、およびプログラム可能なレジスタを用いてのメインメモリの保護など、メモリ制御関連の様々な機能を果たす。メモリコントローラは、それぞれ異なる競合リソースからの書き込み要求をキューにいれる、「グローバル」書き込みキューを使用してメモリの読み出し/書き込みの切り替えを最小にする。【効果】メモリ読み出しとメモリ書き込みとの間の切り替えを最小にして、メモリアクセス時間を向上させることができる。
請求項（抜粋）：
メインプロセッサと、前記メインプロセッサと協働してグラフィックディスプレイ上にグラフィックス画像を生成するグラフィックス処理システムと、メモリとを備えるグラフィックスシステムにおいて、前記システムは前記メモリへのアクセスをシークする複数のリソースを有し、メモリコントローラは、複数のバッファメモリであって、前記メモリへのアクセスをシークする前記複数のリソースのうちの1つに動作可能にそれぞれ接続されて、メモリアクセスの要求を示す情報を格納する前記バッファメモリと、前記第1の複数のバッファメモリに接続され、前記複数のリソースのそれぞれからのメモリアクセス要求に対する要求を格納するマルチリソースバッファメモリと、前記第1の複数のバッファメモリからの前記マルチリソースバッファメモリへの情報の転送を制御する制御回路とを備え、前記制御回路は、前記第1の複数のバッファメモリからの前記マルチリソースバッファメモリへの情報の転送を制御するのに動作可能であり、メインメモリへの書き込み動作からメインメモリからの読み出し動作への切り替え頻度を減少することを特徴とする、メモリコントローラ。
IPC (4件)：
G06F 12/00 560
, G06F 12/00
, G06F 12/00 571
, G06T 1/20
G06F 12/00 560 D
, G06F 12/00 560 B
, G06F 12/00 571 A
, G06T 1/20 A
5B057CA13
, 5B057CA16
, 5B057CB13
, 5B057CB16
, 5B057CH11
, 5B057CH18
, 5B060AC13
, 5B060CB01
, 5B060CB05
