特許
J-GLOBAL ID：200903006716564391

半導体集積装置

発明者：
大 澤 隆

大 澤 隆 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (5件)： 吉武 賢次 ,  橘谷 英俊 ,  佐藤 泰和 ,  吉元 弘 ,  川崎 康
公報種別：公開公報
出願番号（国際出願番号）：特願2004-252757
公開番号（公開出願番号）：特開2006-073627
出願日： 2004年08月31日
公開日（公表日）： 2006年03月16日
要約：
【課題】 SOI基板内の埋め込み酸化膜を薄膜化しても、デバイス特性が劣化することがなく、バイポーラトランジスタも形成可能な半導体集積回路を提供する。【解決手段】 SOI基板3内の埋め込み酸化膜2の上面には、FBC4、NFET5およびPFET6が互いに分離して形成されている。FBC4の下方に位置するp支持基板1内には、埋め込み酸化膜2に接してnウェル拡散領域7が形成されている。NFET5の下方に位置するp支持基板1内には、pウェル拡散領域8が形成されている。PFET6の下方に位置するp支持基板1内には、nウェル拡散領域9が形成されている。NFET5とPFET6の形成箇所に合わせて、埋め込み酸化膜2の下面側にそれぞれpウェル拡散領域8とnウェル拡散領域9を形成して、各ウェル拡散領域にそれぞれ所定の電圧を印加するため、NFET5とPFET6にバックチャネルが形成されなくなり、デバイス特性がよくなる。【選択図】 図1
請求項（抜粋）：
第1または第2導電型の支持基板と埋め込み絶縁膜とを有するSOI(Silicon On Insulator)基板と、 前記SOI基板上に、互いに分離して形成されるNMOSFET、PMOSFETおよびFBC(Floating Body Cell)と、 前記NMOSFETの下方の前記支持基板内に、前記埋め込み絶縁膜に沿って形成される第1導電型の第1ウェル拡散領域と、 前記PMOSFETの下方の前記支持基板内に、前記埋め込み絶縁膜に沿って形成される第2導電型の第2ウェル拡散領域と、 前記FBCの下方の前記支持基板内に、前記埋め込み絶縁膜に沿って形成される第1または第2導電型の第3ウェル拡散領域と、を備え、 前記第1および第2ウェル拡散領域は、前記NMOSFETおよび前記PMOSFETの各チャネル領域と前記埋め込み絶縁膜とで挟まれる領域のうち前記埋め込み絶縁膜に近い側の導電型が反転しないように、それぞれ所定の電位に設定されることを特徴とする半導体集積装置。
IPC (4件)：
H01L 27/08 ,  H01L 29/786 ,  H01L 27/108 ,  H01L 21/824
FI (4件)：
H01L27/08 331E ,  H01L29/78 617N ,  H01L27/10 321 ,  H01L29/78 626C
Fターム (26件)：
5F048AA01 ,  5F048AB01 ,  5F048AC04 ,  5F048AC07 ,  5F048AC10 ,  5F048BA16 ,  5F048BB14 ,  5F048BE02 ,  5F048BE03 ,  5F048BE09 ,  5F048BH04 ,  5F083AD69 ,  5F083GA09 ,  5F083HA02 ,  5F110AA06 ,  5F110AA30 ,  5F110BB04 ,  5F110BB05 ,  5F110CC02 ,  5F110DD05 ,  5F110DD13 ,  5F110DD22 ,  5F110EE30 ,  5F110GG02 ,  5F110GG12 ,  5F110NN71
引用特許：
出願人引用 (2件) 審査官引用 (7件)
  • 半導体装置
    公報種別：公開公報   出願番号：特願平9-249815   出願人：株式会社豊田中央研究所
  • 電子構造体およびその製造方法
    公報種別：公開公報   出願番号：特願2002-021072   出願人：インターナショナル・ビジネス・マシーンズ・コーポレーション
  • 半導体装置及びその製造方法
    公報種別：公開公報   出願番号：特願平8-052511   出願人：株式会社東芝
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