エピタキシャル成長したソース・ドレインに選択的に堆積させたキャッピング層の構造および製造方法

発明者： , ,
出願人/特許権者：
代理人 (6件)：龍華明裕 , 飯山和俊 , 明石英也 , 東山忠義 , 林茂則 , 高田学
公報種別：公表公報
出願番号（国際出願番号）：特願2008-551579
公開番号（公開出願番号）：特表2009-524260
出願日： 2007年03月19日
公開日（公表日）： 2009年06月25日
要約：

サリサイドの接触形成を向上させ、かつ、トランジスタの外部抵抗を減らす方法および装置が開示される。基板の表面上にゲート電極が形成される。基板内にソース領域およびドレイン領域が等方性エッチングされる。ソース領域およびドレイン領域において、シリコンゲルマニウム合金がその場でホウ素によりドーピングされる。シリコンゲルマニウム合金上にシリコンが堆積される。シリコン上にニッケルが堆積される。シリコンゲルマニウム合金上にニッケルシリコンゲルマニウムシリサイド層が形成される。ニッケルシリコンゲルマニウムシリサイド層上にニッケルシリコンシリサイド層が形成される。【選択図】図12

請求項（抜粋）：

基板の表面にゲート電極を形成することと、前記基板のソース領域およびドレイン領域を等方性エッチングすることと、前記ソース領域および前記ドレイン領域内にシリコンゲルマニウム合金を堆積することと、前記シリコンゲルマニウム合金上に、前記シリコンゲルマニウム合金のゲルマニウム濃度より低いゲルマニウム濃度を有する材料の犠牲層を堆積することと、前記犠牲層に金属を堆積することと、前記シリコンゲルマニウム合金上に第1のシリサイド層を形成することと、前記第1のシリサイド層上に第2のシリサイド層を形成することと、を含む方法。

IPC (6件)：

H01L 21/336 , H01L 29/78 , H01L 21/823 , H01L 27/092 , H01L 21/28 , H01L 29/417

FI (6件)：

H01L29/78 301P , H01L27/08 321F , H01L29/78 301S , H01L21/28 301S , H01L29/50 M , H01L27/08 321C

Fターム (64件)：

4M104AA01 , 4M104BB01 , 4M104BB20 , 4M104BB21 , 4M104BB25 , 4M104BB40 , 4M104CC01 , 4M104DD04 , 4M104DD28 , 4M104DD37 , 4M104DD43 , 4M104DD50 , 4M104DD55 , 4M104DD79 , 4M104DD80 , 4M104DD84 , 4M104FF13 , 4M104GG09 , 4M104GG10 , 4M104GG14 , 4M104HH15 , 5F048AA07 , 5F048AC03 , 5F048BA01 , 5F048BB06 , 5F048BB07 , 5F048BB11 , 5F048BC01 , 5F048BC15 , 5F048BC18 , 5F048BE03 , 5F048BF06 , 5F048BF07 , 5F048BF16 , 5F048BG13 , 5F048DA24 , 5F048DA25 , 5F048DA27 , 5F140AA10 , 5F140AB03 , 5F140AC01 , 5F140AC28 , 5F140BA01 , 5F140BD09 , 5F140BF01 , 5F140BF04 , 5F140BG08 , 5F140BG12 , 5F140BG14 , 5F140BH06 , 5F140BH27 , 5F140BH49 , 5F140BJ09 , 5F140BJ11 , 5F140BJ18 , 5F140BK02 , 5F140BK09 , 5F140BK18 , 5F140BK29 , 5F140BK34 , 5F140BK38 , 5F140BK39 , 5F140CB04 , 5F140CB08

引用特許：

審査官引用 (7件)

半導体装置とその製造方法、及び半導体装置の評価方法
公報種別：公開公報出願番号：特願2004-187053 出願人：富士通株式会社
半導体装置の製造方法
公報種別：公開公報出願番号：特願2002-016365 出願人：ソニー株式会社
半導体装置の製造方法
公報種別：公開公報出願番号：特願2005-046573 出願人：富士通株式会社

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