特許
J-GLOBAL ID：200903007597348932
半導体積層構造、半導体素子及び当該半導体素子を用いた装置
発明者：
,
出願人/特許権者：
代理人 (3件)：
吉田 茂明
, 吉竹 英俊
, 有田 貴弘
公報種別：公開公報
出願番号（国際出願番号）：特願2005-097639
公開番号（公開出願番号）：特開2006-278857
出願日： 2005年03月30日
公開日（公表日）： 2006年10月12日
要約：
【課題】遮断時の漏れ電流が極めて小さい半導体素子を実現する。【解決手段】半導体積層構造10は、基材となる絶縁性単結晶基板11の上に、下地となる絶縁性単結晶膜12と、チャネル層となる半導体単結晶膜13とを、この記載順序で順次形成することにより得られている。半導体単結晶膜13は、膜厚が100nm以下のエピタキシャル膜である。半導体積層構造10においては、欠陥が少なく薄い半導体単結晶膜13を実現するために、絶縁性単結晶膜12と半導体単結晶膜13との面方向の格子不整合が5%以下となるように、絶縁性単結晶膜12及び半導体単結晶膜13の組成が決定されている。【選択図】図1
請求項（抜粋）：
半導体積層構造であって、
絶縁性単結晶基板と、
前記絶縁性単結晶基板の上に形成された絶縁性単結晶膜と、
前記絶縁性単結晶膜の上に形成された、膜厚が100nm以下の第1半導体単結晶膜と、
を備え、
前記絶縁性単結晶膜と前記第1半導体単結晶膜との面方向の格子不整合率が5%以下であることを特徴とする半導体積層構造。
IPC (3件)：
H01L 29/812
, H01L 29/778
, H01L 21/338
5F102FA00
, 5F102GB01
, 5F102GC01
, 5F102GD01
, 5F102GJ02
, 5F102GJ04
, 5F102GJ10
, 5F102GK08
, 5F102GL04
, 5F102GM04
, 5F102GM07
, 5F102GQ01
, 5F102HC01
