半導体集積回路装置およびその製造方法

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出願人/特許権者： ,
代理人 (1件)：筒井大和
公報種別：公開公報
出願番号（国際出願番号）：特願2001-211259
公開番号（公開出願番号）：特開2003-031684
出願日： 2001年07月11日
公開日（公表日）： 2003年01月31日
要約：

【要約】【課題】 DRAMメモリセルのリフレッシュ特性およびその周辺に形成され、論理回路を構成するMISFETの駆動能力を向上させる。【解決手段】メモリセル領域のゲート電極5gをp型の多結晶シリコンを用いて形成し、このゲート電極5g上のキャップ絶縁膜6とその側壁のサイドウォール膜7を酸化シリコン膜とし、このゲート電極5g上およびゲート電極5g間上の多結晶シリコンをCMP法を用いて研磨することによりコンタクト電極12a、12bを形成する。また、論理回路領域のゲート電極8f、9fの側壁には、酸化シリコン膜7と多結晶シリコン膜との積層膜よりなるサイドウォール膜を形成し、これらの膜をマスクとして半導体領域8e、9eを形成する。その結果、ボロン突き抜けを低減でき、また、コンタクト電極を自己整合的に形成できる。また、論理回路を構成するMISFETの駆動能力を向上させることができる。

請求項（抜粋）：

半導体基板のメモリセル形成領域に形成されたメモリセル選択用nチャネル型MISFETと容量素子から成るメモリセル、および周辺回路形成領域に形成されたnチャネル型MISFETおよびpチャネル型MISFETとを有する半導体集積回路装置の製造方法であって、(a)前記半導体基板上に、ゲート絶縁膜を形成する工程と、(b)前記ゲート絶縁膜上にシリコン膜および絶縁膜を形成し、パターニングすることによってメモリセル選択用nチャネル型MISFET、nチャネル型MISFETおよびpチャネル型MISFETのゲート電極およびその上部の絶縁膜を形成する工程であって、前記メモリセル選択用nチャネル型MISFETのゲート電極および前記pチャネル型MISFETのゲート電極を構成するシリコン膜にp型の不純物を導入し、前記nチャネル型MISFETのゲート電極を構成するシリコン膜にn型の不純物を導入する工程を有するゲート電極形成工程と、(c)前記半導体基板上に第1の膜および第2の膜を順次堆積し、異方的にエッチングを施すことにより前記周辺回路形成領域のゲート電極の側壁に第1および第2の膜を残存させ、前記メモリセル形成領域の前記ゲート電極間を、前記第1および第2の膜によって充填する工程と、(d)前記第1および第2の膜をマスクに、前記nチャネル型MISFETおよびpチャネル型MISFETのゲート電極の両側に、不純物を注入することにより半導体領域を形成する工程と、を有することを特徴とする半導体集積回路装置の製造方法。

IPC (2件)：

H01L 21/8242 , H01L 27/108

FI (2件)：

H01L 27/10 681 F , H01L 27/10 621 C

Fターム (33件)：

5F083AD31 , 5F083AD48 , 5F083AD49 , 5F083JA05 , 5F083JA06 , 5F083JA14 , 5F083JA15 , 5F083JA36 , 5F083JA38 , 5F083JA39 , 5F083JA40 , 5F083JA56 , 5F083MA03 , 5F083MA06 , 5F083MA16 , 5F083MA17 , 5F083MA20 , 5F083PR03 , 5F083PR06 , 5F083PR39 , 5F083PR40 , 5F083PR43 , 5F083PR44 , 5F083PR45 , 5F083PR46 , 5F083PR53 , 5F083PR54 , 5F083PR55 , 5F083PR56 , 5F083ZA05 , 5F083ZA06 , 5F083ZA07 , 5F083ZA12

引用特許：

審査官引用 (9件)

特開平4-058556
半導体集積回路装置およびその製造方法
公報種別：公開公報出願番号：特願平10-341599 出願人：株式会社日立製作所
半導体装置及びその製造方法
公報種別：公開公報出願番号：特願平9-007666 出願人：株式会社東芝

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