特許
J-GLOBAL ID：200903026884156836

半導体集積回路装置およびその製造方法

発明者：
荻島 淳史

荻島 淳史 について

, 
大湯 静憲

大湯 静憲 について


出願人/特許権者：
株式会社日立製作所

株式会社日立製作所 について


代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願平10-341599
公開番号（公開出願番号）：特開2000-174225
出願日： 1998年12月01日
公開日（公表日）： 2000年06月23日
要約：
【要約】【課題】 ロジック混載形メモリを有する半導体集積回路装置において、メモリセルのリフレッシュ特性を向上させる。【解決手段】 半導体基板1の活性領域を規定する素子分離領域4を、半導体基板1に形成された分離溝4a内に分離用の絶縁膜が埋め込まれた溝堀り埋め込み形とし、DRAMのメモリセルを構成するnチャネル形のメモリセル選択用MOS・FETQのゲート電極5gを構成する低抵抗ポリシリコン膜の導電形をp+形とした。
請求項（抜粋）：
半導体基板上にMISトランジスタと容量素子とが直列接続されたメモリセルを有する半導体集積回路装置であって、(a)その表面に活性領域と素子分離領域とが備わった半導体基板と、(b)前記活性領域に形成され、ゲート電極とソース・ドレイン用の半導体領域とが備わったMISトランジスタとを有しており、前記ソース・ドレイン用の半導体領域の導電形と前記ゲート電極の導電形とは逆であり、前記素子分離領域は、前記半導体基板の表面に形成された分離溝内に絶縁膜を埋め込むことにより形成されていることを特徴とする半導体集積回路装置。
IPC (4件)：
H01L 27/108 ,  H01L 21/8242 ,  H01L 21/8234 ,  H01L 27/088
FI (3件)：
H01L 27/10 681 F ,  H01L 27/08 102 C ,  H01L 27/10 621 C
Fターム (56件)：
5F048AA08 ,  5F048AA09 ,  5F048AB01 ,  5F048AB03 ,  5F048AC03 ,  5F048AC10 ,  5F048BB06 ,  5F048BB07 ,  5F048BB09 ,  5F048BB13 ,  5F048BB16 ,  5F048BC06 ,  5F048BE03 ,  5F048BF02 ,  5F048BF06 ,  5F048BF07 ,  5F048BF12 ,  5F048BF16 ,  5F048BG14 ,  5F048DA19 ,  5F048DA20 ,  5F048DA27 ,  5F083AD10 ,  5F083AD22 ,  5F083AD24 ,  5F083AD48 ,  5F083AD49 ,  5F083AD61 ,  5F083BS05 ,  5F083BS17 ,  5F083GA01 ,  5F083GA06 ,  5F083GA28 ,  5F083GA30 ,  5F083JA06 ,  5F083JA35 ,  5F083JA39 ,  5F083JA40 ,  5F083MA03 ,  5F083MA06 ,  5F083MA16 ,  5F083MA18 ,  5F083MA19 ,  5F083NA01 ,  5F083NA08 ,  5F083PR03 ,  5F083PR21 ,  5F083PR29 ,  5F083PR43 ,  5F083PR44 ,  5F083PR45 ,  5F083PR53 ,  5F083PR54 ,  5F083PR55 ,  5F083ZA07 ,  5F083ZA12
引用特許：
審査官引用 (8件)
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