特許
J-GLOBAL ID：200903008805164782

半導体素子の製造方法

発明者：
李 仁 魯

李 仁 魯 について


出願人/特許権者：
株式会社ハイニックスセミコンダクター

株式会社ハイニックスセミコンダクター について


代理人 (1件)： 中川 裕幸
公報種別：公開公報
出願番号（国際出願番号）：特願2005-179014
公開番号（公開出願番号）：特開2006-319295
出願日： 2005年06月20日
公開日（公表日）： 2006年11月24日
要約：
【課題】セル領域のアイソレーション用トレンチエッチングの際にフォトレジストの変形および損失を防止することが可能な半導体素子の製造方法を提供する。【解決手段】本発明の半導体素子の製造方法は、セル領域を含む半導体基板上にバッファ膜と研磨停止膜とハードマスク膜を積層形成する段階と、前記セル領域の素子分離領域が定義されるように前記ハードマスク膜をパターニングする段階と、前記パターニングされたハードマスク膜をマスクとして半導体基板をエッチングして多数のトレンチを形成する段階と、前記トレンチ内に素子分離膜を形成する段階とを含む。【選択図】図1
請求項（抜粋）：
(a)セル領域を含む半導体基板上にバッファ膜と研磨停止膜とハードマスク膜を積層形成する段階と、 (b)前記セル領域の素子分離領域が定義されるように前記ハードマスク膜をパターニングする段階と、 (c)前記パターニングされたハードマスク膜をマスクとして前記研磨停止膜と前記バッファ膜をエッチングする段階と、 (d)前記パターニングされたハードマスク膜をマスクとして半導体基板をエッチングして複数のトレンチを形成する段階と、 (e)前記トレンチ内に素子分離膜を形成する段階とを含むことを特徴とする半導体素子の製造方法。
IPC (8件)：
H01L 21/76 ,  H01L 27/08 ,  H01L 27/10 ,  H01L 21/824 ,  H01L 27/115 ,  H01L 29/792 ,  H01L 29/788 ,  H01L 21/306
FI (6件)：
H01L21/76 L ,  H01L27/08 331A ,  H01L27/10 481 ,  H01L27/10 434 ,  H01L29/78 371 ,  H01L21/302 101C
Fターム (42件)：
5F004AA04 ,  5F004BA04 ,  5F004BA20 ,  5F004CA03 ,  5F004CA06 ,  5F004DA00 ,  5F004DA01 ,  5F004DA23 ,  5F004DA26 ,  5F004DB01 ,  5F004EA01 ,  5F004EA10 ,  5F004EB02 ,  5F004EB04 ,  5F004EB05 ,  5F032AA35 ,  5F032AA44 ,  5F032AA77 ,  5F032BA02 ,  5F032BA03 ,  5F032CA17 ,  5F032CA24 ,  5F032DA25 ,  5F032DA33 ,  5F032DA78 ,  5F048AA04 ,  5F048AA05 ,  5F048AA07 ,  5F048AB01 ,  5F048AC01 ,  5F048BG13 ,  5F083EP02 ,  5F083NA01 ,  5F083PR03 ,  5F083PR29 ,  5F083PR40 ,  5F083ZA03 ,  5F101BA01 ,  5F101BD02 ,  5F101BD35 ,  5F101BH14 ,  5F101BH19
引用特許：
出願人引用 (7件)
全件表示
審査官引用 (7件)
全件表示

前のページに戻る

TOP

BOTTOM