半導体記憶装置およびその形成方法

発明者： ,
出願人/特許権者：
代理人 (1件)：佐々木晴康 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-259012
公開番号（公開出願番号）：特開2003-068894
出願日： 2001年08月29日
公開日（公表日）： 2003年03月07日
要約：

【要約】 (修正有)【課題】素子分離領域により区分されたウェル領域をビット線として使用する半導体記憶装置において、ウェル領域を低抵抗化することで書込み動作および消去動作を高速化および低消費電力化する。【解決手段】半導体基板351上にN型の深いウェル領域331、さらにその上にP型の浅いウェル領域332を形成する。P型の浅いウェル領域332は素子分離領域316およびN型の深いウェル領域331によって帯状に分離され、ビット線として機能する。第3ビット線となるP型のウェル領域332内には、P型の不純物濃度が濃い領域332aを形成し、さらにP型の不純物濃度の濃い領域332aはP型の不純物濃度の薄い領域332b,332cで挟まれている。これにより、抵抗及び接合容量を小さく抑えることができる。

請求項（抜粋）：

半導体基板上に第1導電型の深いウェル領域と、上記第1導電型の深いウェル領域上に複数の第2導電型の浅いウェル領域が形成され、上記第1導電型の深いウェル領域および複数の第2導電型の浅いウェル領域上に複数のメモリセルを行列状に配置してなるメモリセルアレイを有する半導体記憶装置であって、上記複数の第2導電型の浅いウェル領域は素子分離領域および上記第1導電型の深いウェル領域によって互いに電気的に分離され、上記第2導電型の浅いウェル領域内には第2導電型を与える不純物が1×1020cm-3以上の濃度で存する不純物層が形成されていることを特徴とする半導体記憶装置。

IPC (4件)：

H01L 21/8247 , H01L 27/115 , H01L 29/788 , H01L 29/792

FI (2件)：

H01L 29/78 371 , H01L 27/10 434

Fターム (41件)：

5F083EP03 , 5F083EP18 , 5F083EP32 , 5F083EP79 , 5F083ER06 , 5F083ER09 , 5F083ER15 , 5F083ER19 , 5F083ER21 , 5F083ER29 , 5F083GA02 , 5F083GA03 , 5F083GA05 , 5F083JA35 , 5F083KA07 , 5F083KA08 , 5F083NA01 , 5F083PR25 , 5F083PR36 , 5F083ZA28 , 5F101BA05 , 5F101BA07 , 5F101BA12 , 5F101BA45 , 5F101BA46 , 5F101BA52 , 5F101BA54 , 5F101BB05 , 5F101BC02 , 5F101BD02 , 5F101BD22 , 5F101BD31 , 5F101BD34 , 5F101BD35 , 5F101BD36 , 5F101BE02 , 5F101BE05 , 5F101BE07 , 5F101BF08 , 5F101BH09 , 5F101BH11

引用特許：

審査官引用 (12件)

不揮発性半導体記憶装置及びその駆動方法
公報種別：公開公報出願番号：特願平9-339548 出願人：松下電子工業株式会社
電気経路、フラッシュEPROMメモリセルのアレイ、メモリセルのアレイおよび電気経路を製造する方法
公報種別：公開公報出願番号：特願平7-163415 出願人：アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド
半導体装置及びその製造方法
公報種別：公開公報出願番号：特願平9-061202 出願人：株式会社東芝

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